[发明专利]自适应锁相环

说明书

本发明涉及锁相环(PLL)电路，特别是涉及用于控制加到锁相环的反馈环路上的误差信号的设备。

锁相环是以被传输信号的一个分量的相位和/或频率来同步可变本地振荡器的电路，这是通信技术领域中所完全公知的。一般地说，这种电路包括一个鉴相器，该鉴相器响应于被传输的信号和本地振荡器的输出，从而产生正比于被传输信号的一个分量和该振荡器输出的相位和/或频率之差的相位误差信号。该相位误差信号被送去控制该可变振荡器的振荡频率。为了增强该PLL的工作，某些系统中包括第二环路，该环路产生正比于可变振荡器频率与被传输信号的分量的频率之差的误差信号。该频率误差信号被附加到用于控制振荡器频率的相位误差信号中去。可变振荡器在相位锁定达到之前将在名义上达到需要的频率，此时频率误差信号基本上为零，PLL主要地仅受相位误差信号控制。

由此认识到，在某些PLL系统中当频率锁定基本上达到时最好是主动地切断频率误差信号。主动地切断频率误差项将阻止频率误差信号中的噪音引起可变振荡器提供的信号的相位颤抖。在包含被设计成用于响应数字信号的频率误差电路的PLL中(例如在响应复合视频信号的副载波脉冲串(Subcarrier burst)的脉码调制(PCM)表示的PLL中)，相位颤抖特别地成为问题。颁发给R.T.Fling的美国专利第4,884,040号中给出了这种PLL的例子。Fling型PLL的性能借助于当系统基本上达到频率锁定时就主动地切断频率误差项而获得显著改善。

本发明是一种包括可变振荡器和用于产生控制该可变振荡器的相位和频率误差信号的设备的PLL系统。另一种装置用于对一个信号分量(该分量即是系统欲锁定于其上的信号分量)的样本进行累计，并且当该PLL系统基本上达到频率相位锁定时，该装置响应于这些被累计样本的极性，从而有选择地中断频率误差信号与可变振荡器的联接。

图1是可应用本发明的系统环境的方框图。

图2是应用本发明的锁相环的原理图。

图3和图4是可被用作图2的单元100的频率锁定检测器的方框图。

图3A是可用于实现图3的单元13的设备的方框图。

图5是一种附加装置的方框图，该附加装置被应用在图2的电路系统中，以便调整图2的电路系统使之可以用PAL视频信号进行工作。

本发明将在NTSC视频信号处理系统的环境中进行叙述，然而十分显然，实际上它可在任何利用相位和频率误差信号的PLL系统中实现。参看图1，一个来自例如电视调谐器的模拟视频信号加到模/数转换器(ADC)30上。该模拟信号的数字化形式从该ADC的输出端耦合到水平同步信号分离器31、视频信号处理器34和鉴相器32。视频信号处理器34对视频信号进行控制，以便使其用于显示或存储。分离器31产生水平同步脉冲，该水平同步脉冲耦合到鉴相器并对鉴相器进行控制，使该鉴相器在色度参考脉冲串的间隙期按照相位测量方式进行工作。鉴相器32响应于数字视频信号从而产生用于控制压控振器(VCO)35的相对相位的信号。最后，VCO35产生用于操作其他电路单元的主时钟信号。主时钟信号的脉冲的定时具体确定ADC30产生出模拟输入信号的数字样本的各瞬时时刻。

图2示出了数字式鉴相器的实施例，该鉴相器被包括在美国专利4,884,040中的一般形式的PLL之中。简要地说，由定标器96提供的相位误差信号和由二的补码电路88提供的频率误差信号在加法器94中组合后，被用于去控制压控振荡器(VCO)86。频率误差信号经过门电路90被有选择地加到加法器94上，该门电路90受未锁定检测器(unlock detector)100的控制。当系统基本上达到频率锁定时，门电路90禁止频率误差信号通过。VCO86产生的主时钟信号Fc用于操作整个系统，该主时钟信号在本实施例中具有等于彩色副载波频率4倍的频率。

在图2中，来自传统的水平同步信号分离器31的水平同步信号HSYNC1被耦到定时信号发生器78，来自模/数转换器30的数字视频样本被耦合到总线50。定时信号发生器78响应于时钟信号Fc和水平同步信号而产生脉冲串门信号BG。该脉冲串门信号在名义上提供这样的脉冲，该脉冲含有复合视频信号的每一有效水平行的副载波脉冲串分量的整数周期。脉冲串门信号可由传统的计数电路响应于主时钟信号Fc和水平同步信号而产生。