[其他]产生频率可数字分级调整的模拟信号的频率合成器电路

说明书

本发明涉及一种频率合成器电路，用于产生频率可数字分级调整的模拟信号。其中，依这样的顺序级联了产生基准信号的基准振荡器，相位比较器，模拟低通滤波器，和电压控制振荡器（＝VCO）;其中的相位比较器由VCO控制。参见权利要求1和2的前序部分。

这样的具有锁相环形式的频率合成器电路被广泛使用并且在许多参考文献中对此有所描述，如可参见R，Best，“Theorie    und    Anwendungen    des    phase-Locked-Loops”，AT-Verlag    Stuttgart，3rd    Edition，1982，第85至第89页，特别是图79b。该频率合成器电路产生一个与基准频率的频率之比是固定的，但是可以用数字方式调整的信号。这是通过接在VCO的输出与相位比较器之间的反馈通道内的可调分频器实现的。

先有技术的频率合成器电路的主要缺点在于，频率难以小步距调整，特别是当VCO的振荡频率与基准频率之比大约在0.1至10之间时。通过使用能够进行分数分频的分频器可以克服这一困难，但是要以相位抖动为代价。

本发明的目的是改进先有技术的频率合成器电路，使得基准频率能尽可能地紧随VCO频率变化，从而频率调节的间隔相对于VCO频率可以很小，并且信号频率可以以晶体的准确度和在宽的频带范围内调节，这样本频率合成器电路很适合于集成并可用于收音机，电视机及音响设备中的频率合成器系统中。

下面将参照附图对本发明进行更详细的说明。在附图中：

图1，是根据本发明的解决方法的第一种实施方案的框图;

图2，是根据本发明的解决方法的第二种实施方案的框图;和

图3，是连成环状的可变延迟线的实施方案的框图。

在图1的框图中，利用晶体稳定的基准振荡器γo将其输出信号，即基准信号fr，送到累加器ac和相位比较器dp的时钟输入端。确定频率用的数值d被加到累加器ac的数据输入端。累加器ac的输出信号送到数字相位比较器dp的第一输入端。后者的数字的，例如是二进制的输出信号，送到模拟低通滤波器tp的输入端，其输出耦合到VCOvo的控制输入端，后者的数据信号Vp代表了VCO的相位，该信号被加到相位比较器dp的第二输入端。VCO的输出信号是连续信号fs，送往后面的分支电路。

在图2的框图中，VCOvo的输出信号fs送到后面的分支电路，同时也送到累加器ac和数字相位比较器dp的时钟输入端。累加器ac的数据输入端被加上数值d，且累加器ac的输出端耦合到数字相位比较器dp的第一输入端。在后者的第二输入端上输入与晶体控制基准振荡器ro的相位相应的数字信号，即输入基准相位rp。数字相位比较器dp的数字的，例如是二进制的输出信号送到模拟式低通滤波器tp该滤波器的输出信号加到VCOvo的控制输入端。

图3的框图中示出了15个非反相延迟元件的级联结构。每一个延迟元件由一个双反相器i组成，一个双反相器的输出连接到下一个双反相器的输入，可以从这些连接点上引出抽头形成外部电压抽头。第一个双反相器i的输入和最后一个双反相器的输出向外连接。将电压抽头从输入端开始由0至15标上数字。5输入端与非（NAND）门nd的输入分别连接到抽头5、6、7、8、9，与非门nd的输出端馈入第一个双反相器的输入端。

本发明的目的，主要是通过增加具有累加器ac的锁相环而实现的。累加器时钟信号来自基准信号或VCO信号，每当一个时钟脉冲来到时，累加器将出现在其数据输入端的数值d累加，即将该数值与以前累加的结果相加。各个累加器的内容作为数字振荡器不断增加的相位。这一相位在数字相位比较器dp中与基准振荡器γo或VCOvo的数字编码的相位进行比较。根据数字振荡器的相位是超前还是滞后于基准振荡器的相位，相位比较器dp提供一个数字的，例如是二进制的控制信号，经过模拟低通滤波器tp进行平滑之后送到VCOvo的模拟控制输入端。

为了产生基准振荡器或VCO的数字编码的相位，基准振荡器可以包含一个具有等距时间间隔抽头的可变延迟器件，或一个其延迟元件有抽头的可变延迟线。这些抽头的瞬时状态表示基准振荡器γo或VCOvo的瞬时相位。

可变延迟器件可以包括，例如，一个通过可控电流改变其电荷量的电容器。沿电荷传输路经上的电压比较器给出等距时间间隔抽头。电荷传输的持续时间与基准周期或VCO周期同步。如果电荷传输路径也是VCO的确定时间的量，如象张驰振荡器，则可取消对同步的要求。