[其他]比率乘法器式非整数分频电路

说明书

本发明涉及一个除数包含整数和小数的分频电路，其设计方式类似于比率乘法器。该电路有一个第一数字存储器，该存储器由一个时钟脉冲计时寄存器和一个m位第一加法器组成，其第一个输入端由与除数的小数部分相应的m位第一数字码提供信号，其第二个输入端由计时寄存器的输出端馈给，计时寄存器的输入端则与第一加法器的输出端相连结（参见权利要求1的前绪部分）。“ESSCIRC'82，第8届欧洲固体电路讨论会”（布鲁塞尔，1982年9月22至24日）的145至148页上已经描述了一种类似的电路。

众所周知，比率乘法器具有从待分频信号的P个脉冲中高度均匀分布地消去q个脉冲的特性（其中q小于p）。例如，假如在100个输入脉冲经过期间要消除66个脉冲，以便产生33个输出脉冲时，比率乘法器就将首先以3个输入脉冲的间隔首先产生32个输出脉冲，然后再以4个输入脉冲的间隔产生一个输出脉冲。

如果将常用的比率乘法器应用于一个锁相环，以产生频率及相位稳定的时钟信号，就会遇到以下的难题：在上例中以3个输入脉冲为间隔的32个输出脉冲输出期间，如果该电路有合适的时间常数，该锁相环就会自己调至零相位误差。但对4个输入脉冲的持续时间，则会出现一个大的相位误差（跳动）。

所以，所述本发明的任务是：开发一种分频电路，这种电路不再象比率乘法器那样均匀消减分布的脉冲，而是按照一种对更加适合于锁相环典型应用的方式消减脉冲。

现在借助于附图更详细地解释本发明及其优点。

附图为本发明一个实施例的方框图。用来对信号f_i进行分频以形成信号f_a的除数中包含有整数和小数部分，它是一个大于/等于3的有理数，而且对本发明来说，认为除数要以小数的形式出现。除数与馈入分频电路的数字码Z相对应，该数码由相应于除数小数部分的m位数码M和相应于除数整数部分的n位数码N组成，通常的写法是：

Z＝N·M。

第一加法器a1和第一计时寄存器r1组成第一数字存储器ak1，存储器输入端即为加法器a1的第一个输入端。把第一个数字码M加到该输入端上，并把该数字码与为计时寄存器钟控的已分频信号fa同步存储，因为加法器a1的输出端与计时寄存器r1的输入端相连，故加法器a1的输出信号在每一个时钟脉冲到来时被转移进入寄存器并加到加法器a1的第二个输入端。

第二个数字码N进入n位的第二加法器a2的第一输入端，第二加法器a2的第二输入端和第一加法器的进位输出相连，其输出端与（n+1）位的第三加法器a3的第一输入端相接。

第一存储器ak1后接有第二存储器ak2，第二存储器由第四加法器a4和第二计时寄存器r2组成;第二计时寄存器与第一计时寄存器一样由已分频信号fa的脉冲计时。第四加法器a4是r位的，其中r符合下列关系：1≤r≤m。向a4提供第一存储器ak1输出信号的最高有效位r。第四加法器a4的进位输出与第三加法器a3的第二输入端相连，并通过滞后元件v连到减法器sb的减数输入端。其中滞后元件v的滞后时间总是与已分频信号fa的周期相等，减法器的被减数输入端与第三加法器a3的输出端相连。

减法器sb的输出端与可予置的计数器vz的予置输入端ev相连，计数器的计数输入端ez与待分频信号fi相连。已分频信号出现在该计数器出口，每通过与予置输入ev的值数目相等的脉冲后出现一个脉冲。该计数器输出端az即与复位输入端re相连，又与起动输入端eu相连接，所以在此输出端上每个脉冲出现时，计数器vz只要是递增计数器都被复位，然后接受在予置输入端ev输入的数字码。与此相反，如果该计数器vz是递减计数器，则计数器输出端az即等于零输出端，这样就可以省去与复位输入端的连接或省去复位输入端。

由于为存储器ak1附加了第二存储器ak2、加法器a2、a3、减法器sb以及可予置的计数器vz，该频率分配器电路便有了所期望的、与比率乘法器性能不同的脉冲消减规律性。而且，由于上述附加的分电路，得到了一个带有所谓噪声染色的比率乘法器，这种频率特性的染色与粉红噪声相反。这意味着，低频噪声信号的幅度与白噪声相比是降低了，但不得不以高频噪声信号幅度的提高为代价。如果将本发明的分频电路用于所述锁相环，其输出端则可提供频率高度稳定且频率调节高度准确的稳定信号，因为分频输出信号fa中的低频变化被大大降低了。

本发明可以利用单片集成电路更好地发挥其长处，其中，由于它仅由数字支路组成，所以尤其适宜于用绝缘栅-场效应晶体技术（MOS技术）集成。

附图中，用接线上斜线旁边的数字表示在此线路中通行的数字信号有多少位，以及进行并联处理时，相应的信息母线必须有多少根导线。