[发明专利]用于FFT计算的RISC-V扩展架构

说明书

本申请公开用于FFT计算的RISC‑V扩展架构，涉及处理器领域，包括取指、译码、执行、访存和写回模块，寄存器组和Cache；取指模块内置FFT指令译码单元，对FFT计算指令进行译码；访存模块内置FFT访存控制单元，控制Cache、寄存器组和Memory中蝶形数据的读取及缓存；执行模块内置FFT蝶形运算组，基于寄存器组中的蝶形数据执行FFT蝶形运算。在CPU系统架构上设置专门处理蝶形数据的扩展单元和指令，实现FFT蝶形运算指令化和并行化，通过底层硬件加速FFT计算速度，提升处理器对数字信号的计算性能。

技术领域

本申请实施例涉及嵌入式处理器领域，特别涉及一种用于FFT计算的RISC-V扩展架构。

背景技术

RISC-V是开源指令架构（ISA），不受各种组织的约束和影响，规避了arm等国外处理器架构的潜在风险，可实现自主可控，且RISC-V可以进行各种指令扩展，具有简洁性、模块化等优点。

基于RISC-V指令架构的嵌入式处理器芯片正在逐步应用于各工业领域，其中新能源汽车三电系统（电池、电机、电控）需求量大、增长快。用于三电系统控制的处理器芯片需要支持一系列硬件数字信号处理计算，其中最为常用的复杂运算是离散快速傅里叶变换（FFT），通过FFT将一个信号从时域变换到频域，便于进行频谱分析。

FFT的计算速度是高性能汽车电子芯片的重要性能指标，提升RISC-V指令架构处理器的FFT计算速度，一般有两个方法。第一种方法是基于RISC-V浮点指令集，针对FFT计算特点，在编译器层面进行优化。此方法本质是通过软件对硬件资源的调度优化，缺点是性能提升有限。另一种方法是在主处理器之外附加一个异构处理器，异构处理器利用向量架构实现高度并行计算，此方法本质是为FFT定制硬件，缺点是研发成本和生产成本高。

发明内容

本申请实施例提供一种用于FFT计算的RISC-V扩展架构，提升RISC-V架构CPU计算离散蝶形FFT的计算速度和计算效率。

具体的，包括由取指模块、译码模块、执行模块、访存模块和写回模块构成的流水线结构，以及寄存器组和Cache；其特征在于，所述Cache连接外部存储器Memory，用于读写蝶形数据；所述寄存器组分别和所述Cache和所述执行模块连接，用于从所述Cache读写蝶形数据并送入所述寄存器组，以及将所述执行模块计算结果写入到所述Cache中；所述Cache包括至少两个Cache组，在初始执行蝶形数据读取指令，且对其中的目标Cache组命中失效时，将所述目标Cache组中的原始数据移动到其他Cache组中并设置独占标志位，所述独占标志位用于在FFT计算阶段独占对所述目标Cache组的缓存控制。

可选的，当CPU执行所述蝶形数据读取指令时，逐次从指定内存地址中读取2个32bit的数据到所述寄存器组中的第一寄存区；内存地址包括所述Cache或Memory对应的地址；

当CPU执行所述蝶形数据运算指令时，根据设置的蝶形运算单元数量从所述第一寄存区中读取目标蝶形数据，并通过所述FFT蝶形运算组进行蝶形计算，将输出的蝶形计算结果存放到所述寄存器组中的第二寄存区；

当CPU执行所述蝶形数据写入指令时，读取所述第二寄存区中的蝶形计算结果，将其回存到所述内存地址。

可选的，所述旋转因子根据FFT点数存放在Memory的连续存储空间，不同FFT点数对应不同数量的旋转因子；输入数据、输出数据和旋转因子为复数，包括实部数据和虚部数据，实部和虚部分别占32bit；

所述第一寄存区和所述第二寄存区包含若干数量的32bit寄存器，用于存蝶形计算前后数据的实部或虚部；读取待读蝶形数据和存入蝶形计算结果时，直接将数据的实部和虚部同时读取或存放到两个连续的寄存器中。