[发明专利]神经网络加速方法、神经网络加速器、芯片及电子设备

权利要求书

1.一种神经网络加速方法，其特征在于，包括：

响应于数据接收指令，接收二进制向量形式的待处理数据，所述二进制向量为m元素nbit的向量，所述的m和n均为任意整数；响应于神经网络运算指令，对所述的二进制向量基于神经网络算法进行运算处理；

或响应于数据接收指令，接收二进制向量形式的待处理数据，并将所述待处理数据存入存储器中，所述二进制向量为m元素n bit的向量，所述的m、n为任意整数；调取所述存储器中的二进制向量，对所述的二进制向量基于神经网络算法进行运算处理；

其中，所述的对所述的二进制向量基于神经网络算法进行运算处理，包括，对所述的二进制向量进行点积运算，包括：

对m元素n bit的二进制向量中的所有元素进行按位提取，获得n个m元素的单bit向量；

将所述的n个m元素的单bit向量分别与m元素x bit向量相乘；所述的x为任意整数；

将所述向量相乘的结果按位进行加法运算，然后进行移位操作；

将所述移位操作的结果送入二进制累加器进行累加获得处理结果。

2.根据权利要求1所述的神经网络加速方法，其特征在于，在步骤将所述向量相乘的结果按位进行加法运算和进行移位操作之间，还包括：

将所述加法运算结果用二进制表示；

对所述用二进制表示的结果进行按位提取。

3.根据权利要求2所述的神经网络加速方法，其特征在于，在步骤将所述移位操作的结果送入二进制累加器进行累加之前，还包括：

对送入二进制累加器的以补码表示的二进制数据进行位数扩展操作。

4.根据权利要求3所述的神经网络加速方法，其特征在于，所述的进行位数扩展操作，具体需要扩展的位数y通过以下方法获得：y=。

5.根据权利要求3所述的神经网络加速方法，其特征在于，在步骤对所述用二进制表示的结果进行按位提取之后，还包括：对最高位按位取反加1。

6.根据权利要求1所述的神经网络加速方法，其特征在于，所述的n≥4,m≥5。

7.一种神经网络加速器，其特征在于，包括：

数据接收及处理模块，用于响应于数据接收指令，接收二进制向量形式的待处理数据；或响应于数据接收指令，接收二进制向量形式的待处理数据，并将所述待处理数据存入存储器中；所述二进制向量为m元素n bit的向量，所述的m、n为任意整数；

神经网络处理模块，与所述的数据接收及处理模块连接，用于响应于神经网络运算指令，对所述的二进制向量基于神经网络算法进行运算处理；或响应于神经网络运算指令，调取所述存储器中的二进制向量，对所述的二进制向量基于神经网络算法进行运算处理；

所述的神经网络处理模块包括：

m*n单bit乘法器，用于将n个m元素的单bit向量分别与m元素x bit向量相乘；所述的n个m元素的单bit向量由对m元素n bit的二进制向量中的所有元素进行按位提取获得；

n路m输入混合信号加法器，与所述m*n单bit乘法器相连，用于将所述向量相乘的结果按位进行加法运算；

移位寄存器，与所述n路m输入混合信号加法器相连，用于对n路m输入混合信号加法器的输出结果进行移位操作；

二进制累加器，与移位寄存器相连，用于对移位寄存器的输出结果进行累加获得处理结果。

8.根据权利要求7所述的神经网络加速器，其特征在于，所述的n路m输入混合信号加法器包括：

n个单路m输入混合信号累加器，所述的单路m输入混合信号累加器包括并联连接的m个电容阵列、与各个电容一端分别串联连接的选择开关和信号输入端口以及与各个电容另一端分别连接的比较器和电源；

进行工作时，将所述的电源接通，利用所述的信号输入端口将m个输入值通过电容电荷的方式采样到电容阵列上，电容阵列上的总电荷等效于m个输入累加的结果；

再利用逐次逼近型ADC原理，结合选择开关和比较器，将所述电容阵列上的总电荷转换为累加结果的二进制输出，输出时从高位到低位依次输出。