[发明专利]一种差分时钟驱动电路开关过程中的毛刺消除方法及电路

权利要求书

1.一种差分时钟驱动电路开关过程中的毛刺消除方法，其特征在于，包括以下步骤：

S1.差分输入：基于时钟芯片的正向差分输入时钟信号CLKP产生同频同相的时钟信号CLKP_REF与CLKP_DRV，基于时钟芯片的负向差分输入时钟信号CLKN产生同频同相的时钟信号CLKN_REF与CLKN_DRV，其中时钟信号CLKP_DRV与CLKN_DRV互为差分时钟并输入至时钟主信号通路，时钟信号CLKP_REF与CLKN_REF互为差分时钟并作为同步采样时钟输入至时钟同步电路；

S2.时钟同步：所述时钟同步电路通过一个D触发器选取时钟信号CLKP_REF的上升沿或下降沿，通过另一个D触发器选取时钟信号CLKN_REF的上升沿或下降沿，并在不同的时间点对被采样的使能信号D2A_CH_EN进行时钟同步，从而产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号，对所述时钟主信号通路和输出级驱动电路进行控制，使输出时钟信号在关闭和打开的时候不会产生毛刺glitch；

S3.输出驱动：所述输出级驱动电路包括两个重复单元，所述重复单元包括强拉控制电路和输出驱动电路，所述强拉控制电路被配置为在输出时钟被关闭时对输出进行强制上拉或下拉控制，使输出保持在固定电位状态；所述输出驱动电路配置为传递所述时钟主信号通路的时钟信号，并对外输出时钟信号CLKP_OUT和CLKN_OUT。

2.根据权利要求1所述的差分时钟驱动电路开关过程中的毛刺消除方法，其特征在于，当所述输出级驱动电路的关断控制信号PD由0跳变到1，且所述D触发器采用时钟上升沿触发时，输出时钟信号的关闭过程包括：

关断控制信号PD由0跳变到1，通过模拟反相器取反得到D2A_CH_EN信号，并在CLKN_REF与CLKP_REF的时钟作用下，通过所述时钟同步电路采样产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号；

输出时钟信号CLKP_OUT的无毛刺关闭：在CLKN_REF时钟上升沿的同步作用下，CH_EN_DRV_VOP会在CLKP_OUT进入0电平状态后，关闭CLKP对应的时钟主信号通路部分，随后所述强拉控制电路打开，将CLKP_OUT强制下拉到0电平状态且在此期间不产生毛刺；

输出时钟信号CLKN_OUT的无毛刺关闭：在CLKP_REF时钟上升沿的同步作用下，CH_EN_DRV_VOM会在CLKN_OUT进入0电平状态后，立刻关闭CLKN对应的时钟主信号通路部分，随后所述强拉控制电路打开，将CLKN_OUT强制下拉到0电平状态且在此期间不产生毛刺。

3.根据权利要求1所述的差分时钟驱动电路开关过程中的毛刺消除方法，其特征在于，当所述输出级驱动电路的关断控制信号PD由1跳变到0，且所述D触发器采用时钟上升沿触发时，输出时钟信号的打开过程包括：

关断控制信号PD由1跳变到0，通过模拟反相器取反得到D2A_CH_EN信号，并在CLKN_REF与CLKP_REF的时钟作用下，通过所述时钟同步电路采样产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号；

输出时钟信号CLKP_OUT的无毛刺打开：在CLKN_REF时钟上升沿的同步作用下，CH_EN_DRV_VOP会在CLKP_DRV进入0电平状态后，打开CLKP对应的时钟主信号通路部分，CLKP_OUT由所述输出驱动电路驱动到0电平状态且在此期间不产生毛刺，随后将所述强拉控制电路关闭；

输出时钟信号CLKN_OUT的无glitch打开：在CLKP_REF时钟上升沿的同步作用下，CH_EN_DRV_VOM会在CLKN_DRV进入0电平状态后，打开CLKN对应的时钟主信号通路部分，CLKN_OUT由所述输出驱动电路驱动到0电平状态且在此期间不产生毛刺，随后将所述强拉控制电路关闭。

4.根据权利要求2或3所述的差分时钟驱动电路开关过程中的毛刺消除方法，其特征在于，所述关断控制信号PD通过数字电路时钟同步打拍至少两次后采样取出，再输入至所述模拟反相器。

5.根据权利要求4所述的差分时钟驱动电路开关过程中的毛刺消除方法，其特征在于，所述数字电路采用正向差分输入时钟信号CLKP或反向差分输入时钟信号CLKN作为时钟源。