[发明专利]一种抗干扰的模块版图结构

说明书

本申请属于半导体集成电路技术领域，公开了一种抗干扰的模块版图结构，该版图结构包括呈田字形设置的4个子模块；第一子模块位于左上方，第二子模块位于左下方，第三子模块位于右上方，第四子模块位于右下方；各子模块的输入端位于子模块的左侧，输出端位于子模块的右侧；第一子模块的输出端与第二子模块的输入端连接，第二子模块的输出端与第三子模块的输入端连接，第三子模块的输出端与第四子模块的输入端连接。在本申请的模块版图结构下，4个子模块之间的连线不会产生交叉，避免了连线交叉带来的剧烈信号干扰。

技术领域

本申请涉及半导体集成电路技术领域，尤其涉及一种抗干扰的模块版图结构。

背景技术

传统工艺下模块电路版图中的4个子模块N1、N2、N3、N4采用对称性布局：N3位于左上，N1位于左下，N2位于右上，N4位于右下，这样N1的输出连接N2的输入时的连线，与N3的输出连接N4的输入时的连线等长且交叉的；虽然在早期的工艺节点下，这样的传统对称布局中内部各个子模块信号间的干扰对芯片设计和制造的影响很小，但在先进的7nm工艺节点中走线长度变长，使得信号翻转频率变高，模块内部的信号线之间的交叉设置使得N1,N2,N3,N4各子模块之间产生了剧烈的信号干扰。

现有技术的模块电路版图中4个子模块的布局存在连线交叉，使得信号干扰剧烈的问题。

发明内容

本申请提供了一种抗干扰的模块版图结构，能够避免了连线交叉带来的剧烈信号干扰。

本申请实施例提供了一种抗干扰的模块版图结构，该版图结构包括呈田字形设置的4个子模块；第一子模块位于左上方，第二子模块位于左下方，第三子模块位于右上方，第四子模块位于右下方；各子模块的输入端位于子模块的左侧，输出端位于子模块的右侧；

第一子模块的输出端与第二子模块的输入端连接，第二子模块的输出端与第三子模块的输入端连接，第三子模块的输出端与第四子模块的输入端连接。

进一步的，上述子模块包括占空比调节子模块和时钟模拟子模块。

上述实施例说明了本申请可适用于对抗干扰有较高需求的电路模块，实现了对时钟模拟和占空比调节过程中信号干扰的有效抵抗。

进一步的，第一子模块的输出端与第二子模块的输入端通过第一连线连接，第二子模块的输出端与第三子模块的输入端通过第二连线连接，第三子模块的输出端与第四子模块的输入端通过第三连线连接；第一连线、第二连线与第三连线之间的长度差值均小于第一数值，以使得各子模块的输入端或输出端的寄生电阻大小一致、寄生电容大小一致。

上述实施例令各个连线长度相近，保证了被各个连线所连接的输入节点、输出节点的寄生电容和寄生电阻一致，在子模块为占空比调节子模块时能够保证占空比调节的一致性。

进一步的，该版图结构还包括第一伪子模块；第一伪子模块位于第四子模块的正下方；第一伪子模块的输入端与第四子模块的输出端连接。

上述实施例中的第一伪子模块，保证了第四子模块的输出节点与前几级的输入输出节点的寄生电容电阻相同，在子模块为占空比调节子模块时能够保证占空比调节的一致性。

进一步的，该版图结构还包括第二伪子模块；第二伪子模块位于第二子模块的正下方；第二伪子模块的输入端与第一伪子模块的输出端连接。

上述实施例中的第二伪子模块，是为了配合第一伪子模块，令各个子模块的周围环境保持一致，使其寄生电容电阻相同，在子模块为占空比调节子模块时能够保证占空比调节的一致性。

进一步的，当上述子模块为占空比调节子模块时，各占空比调节子模块均包括驱动管阵列和负载管阵列；占空比调节子模块对占空比的调节由驱动管列数与负载管列数的比值决定。

上述实施例通过驱动管阵列和负载管阵列的设置实现了对占空比的调节。