[发明专利]一种芯片时序优化方法、系统、设备及介质

说明书

本发明属于计算机领域，具体涉及一种芯片时序优化方法、系统、设备及介质。其中方法包括：确定时序路径，并判断时序路径的延时时间是否超过预定的时间；响应于所述时序路径的延时时间超过预定的时间，基于网表等价原则按照预定方式调整时序路径中寄存器位置。通过本发明提出的一种芯片时序优化方法，对芯片功能设计完成后的电路在不改变电路功能逻辑的情况下优化芯片的电路时序，当设计时序较高时，或者是在映射存储器或者是数字信号处理器过程中，将电路中存在可以吸收的寄存器尽可能的调整到电路的末端，优化寄存器对电路整体时序的影响。优化设计的时序或者减少芯片的占用面积。

技术领域

本发明属于计算机领域，具体涉及一种芯片时序优化方法、系统、设备及介质。

背景技术

FPGA(Field Programmable Gate Array，可编程门阵列)技术在近几年的电子设计中应用越来越广泛。FPGA具有的硬件逻辑可编程性、大容量、高速、内嵌存储阵列等特点使其特别适合于高速数据采集、复杂控制逻辑、精确时序逻辑等场合的应用。时序和面积是数字应用系统中重要的指标。

进一步，随着现代EDA(Electronic Design Automation，电子设计自动化)技术的发展，可编程逻辑器件已广泛应用于数字信号处理、网络通信、工业控制、计算机相关产品中。市场需求广大，催生各种需求，因此FPGA更是紧随市场需求更新迭代地进行适应性设计。

但在FPGA的设计中，由于FPGA芯片内部逻辑负载功能众多，因此在设计完成功能后，由于模块众多功能负载，容易出现时序路径的路径过长使得芯片时序或因局部模块的时序无法达到预期指标而导致芯片整体时序异常的情况。尤其是在进行存储器映射或者DSP映射时，缺少一级寄存器，会使存储器或者DSP(Digital Signal Processing，数字信号处理器)映射失败，在芯片涉及的综合阶段，综合结果产生较多的逻辑资源及布线资源，最终导致芯片占用面积较大，影响后续的布局布线。

因此，亟需一种有效方式来解决上述问题。

发明内容

为解决上述问题，本发明提出一种芯片时序优化方法，包括：

确定时序路径，并判断时序路径的延时时间是否超过预定的时间；

响应于所述时序路径的延时时间超过预定的时间，基于网表等价原则按照预定方式调整时序路径中寄存器位置。

在本发明的一些实施方式中，基于网表等价原则按照预定方式调整时序路径中寄存器位置包括：

确定可调路径，并将可调路径输出端的之前的所有寄存器调整到输出端之后。

在本发明的一些实施方式中，确定可调路径，并将可调路径输出端的之前的所有寄存器调整到输出端之后包括：

遍历时序路径的网表并判断所述网表中的逻辑器件是否为预定逻辑器件并将连续为预定逻辑器件的时序路径作为待确认路径。

在本发明的一些实施方式中，方法还包括：

判断所述待确认路径上的所有逻辑器件的输入端是否符合网表等价原则；

响应于所述待确认路径上的所有逻辑器件符合网表等价原则，则将所述待确认路径作为可调路径。

在本发明的一些实施方式中，方法还包括：

将所述可调路径中所有逻辑器件输入端的所有寄存器迁移到所述可调路径的输出端，并将多余的寄存器清除。

在本发明的一些实施方式中，方法还包括：

响应于所述待确认路径上存在任意一个逻辑器件不符合网表等价原则，则将所述待确认路径作为不可调路径。

在本发明的一些实施方式中，方法还包括：