[发明专利]用于并串转换的装置以及芯片

权利要求书

1.一种用于并串转换的装置，其特征在于，包括：

多模分频器，被配置为接收时钟信号，并且根据接收到的时钟信号生成任意分频比的分频时钟信号；

移位寄存器，与所述多模分频器电连接，被配置为接收待转换的并行数据和所述分频时钟信号，并且根据所述分频时钟信号将所述并行数据转换为奇数位串行数据和偶数位串行数据；以及

预驱动器，与所述移位寄存器电连接，被配置为接收并混合所述奇数位串行数据和所述偶数位串行数据，以生成最终串行数据。

2.根据权利要求1所述的装置，其特征在于，所述多模分频器还被配置为接收控制信号，以基于所接收的控制信号实现多种模式的并串转换的切换。

3.根据权利要求1所述的装置，其特征在于，所述移位寄存器包括第一移位寄存器和第二移位寄存器，所述第一移位寄存器被配置为根据所述分频时钟信号将所述并行数据转换为所述奇数位串行数据，所述第二移位寄存器被配置为根据所述分频时钟信号将所述并行数据转换为所述偶数位串行数据。

4.根据权利要求1所述的装置，其特征在于，所述预驱动器包括：

错位驱动单元，被配置为将所述奇数位串行数据和所述偶数位串行数据错开一个单位数据长度以便生成所述最终串行数据；以及

至少一个相位延迟驱动单元，每个所述相位延迟驱动单元被配置为使得所生成的最终串行数据延迟一个单位数据长度。

5.根据权利要求4所述的装置，其特征在于，所述错位驱动单元包括：

多路复用器集合，被配置将所述奇数位串行数据和所述偶数位串行数据转换为所述最终串行数据；

两个第一锁存器，被配置为接收并锁存所述奇数位串行数据，其中，前一个第一锁存器的输出端与后一个第一锁存器的接收端电连接，所述后一个第一锁存器的输出端与所述多路复用器集合的第一输入端电连接；以及

第二锁存器，被配置为接收并锁存所述偶数位串行数据，其中，所述第二锁存器的输出端与所述多路复用器集合的第二输入端电连接。

6.根据权利要求5所述的装置，其特征在于，所述前一个第一锁存器的时钟信号输入端与所述第二锁存器的时钟信号输入端电连接。

7.根据权利要求4所述的装置，其特征在于，所述相位延迟驱动单元包括：

多路复用器集合，被配置将所述奇数位串行数据和所述偶数位串行数据转换为所述最终串行数据；

第一锁存器，被配置为接收并锁存所述奇数位串行数据，其中，所述第一锁存器的输入端与前一个相位延迟驱动单元中的第一锁存器的输出端电连接，或者与错位驱动单元中的后一个第一锁存器的输出端电连接，所述第一锁存器的输出端与所述多路复用器集合的第一输入端电连接；以及

第二锁存器，被配置为接收并锁存所述偶数位串行数据，其中，所述第二锁存器的输入端与前一个相位延迟驱动单元或者错位驱动单元中的第二锁存器的输出端电连接，所述第二锁存器的输出端与所述多路复用器集合的第二输入端电连接。

8.根据权利要求7所述的装置，其特征在于，所述第一锁存器的时钟信号输入端与所述第二锁存器的时钟信号输入端电连接。

9.根据权利要求4所述的装置，其特征在于，所述预驱动器输出的最终串行数据包括具有相位差的多个串行数据，所述具有相位差的多个串行数据包括：

前标串行数据；

主标串行数据，所述主标串行数据的相位滞后于所述前标串行数据；以及

后标串行数据，所述后标串行数据的相位滞后于所述主标串行数据。

10.根据权利要求9所述的装置，其特征在于，还包括：

均衡驱动器，与所述预驱动器电连接，被配置为接收由所述预驱动器输出的最终串行数据以生成经均衡的串行数据。