[发明专利]高能效FPGA实现的乱序并行最大流\最小割方法

说明书

本发明公开了一种高能效FPGA实现的乱序并行最大流\最小割方法。本发明将一个单层大型二维格状图折叠成一个多层小型格状图。此方法有两重好处：折叠网格架构可以储存并处理一个尺寸远大于处理器阵列尺寸的格状图；此架构还赋予二维处理器阵列垂直方向的自由度，使其可以利用垂直方向的自由度提高架构的并行潜力。通过本发明提出的折叠网格架构，使一个小尺寸的处理器阵列拥有处理一个尺寸远大于它的格状图的能力。同时此折叠网格架构可以利用折叠的轴对称性，大量减少数据在处理器阵列中的跨边界传输，从而减少数据移动带来的额外开销。本发明还提出了一种乱序并行执行技术，此技术可以充分挖掘折叠网格架构中的并行潜力。

技术领域

本发明涉及一种可以解决大型格状图图割问题的高速高能效的最大流/最小割算法的FPGA加速器的实现方法。

背景技术

最大流/最小割算法广泛应用于优化任务当中，例如：神经网络优化[1]、物理无法复制函数[2]、编译器优化[3]以及计算机视觉任务[4]等等。先前的工作[5,6]在通用计算平台上探索过加速最大流/最小割算法。在图割算法运算过程中，会产生大量DRAM随机访问，这会造成极大的内存访问延迟影响计算时间。JF-cut[5]提出了jump操作方式，并且按照奇偶顺序将格状图节点分为不同部分，从而减缓了在GPU并行加速时产生的内存读写冲突。[6]提出了一种通用计算平台下针对多级内存模型的缓存友好型紧凑数据储存结构。使用这种数据结构计算格状图最大流/最小割算法可以有效的减少因为访问内存带来的性能损失。但是，由于格状图最大流/最小割算法中，图中相邻的节点间拥有极强的数据依赖，在通用计算平台下无法彻底缓解由架构带来的数据依赖。以至于即使使用最先进的GPU平台，通用计算平台依然无法快速(60帧)处理大型格状图(1080x1920个节点的格状图)的最大流/最小割问题。同时，通用计算平台所需的巨大能耗是目前工作不愿见到的。

为了解决这些问题，目前工作会使用更灵活更高效的FPGA平台来加速此类算法。[7]是近年来最先进的最大流/最小割算法在FPGA平台上的实现。它全面探索了格状图中可以并行的潜力。其将每个计算节点一一对应于格状图中的每个节点，通过棋盘格调度使所有计算节点可以同时运行算法而不需要额外的时间处理或等待数据冲突。除此以外，它还提出了“RipplePush”推流方式，进一步提升在最大流/最小割算法运行过程中的并行性。并且，它使用“EarlyTermination”技术从算法维度减少了计算过程中的冗余计算，加快了算法收敛时间。

但是，由于[7]中使用计算节点与图中节点一一对应的架构，其会消耗大量的FPGA资源，以至于无法解决较大的格状图(1080x1920个节点的格状图)。

参考文献

[1]J.Li,M.Peng,Q.Li,M.Peng,and M.Yuan,“Glite:A fast andefficientautomatic graph-level optimizer for large-scale dnns,”in Proceedingsof the 59th ACM/IEEE Design Automation Conference(DAC’22).NewYork,NY,USA:Association for Computing Machinery,2022,p.199–204.

[2]M.Li,J.Miao,K.Zhong,and D.Z.Pan,“Practical public puf enabledbysolving max-flow problem on chip,”in Proceedings of the 53rdAnnual DesignAutomation Conference(DAC’16).New York,NY,USA:Association for ComputingMachinery,2016.