[发明专利]校验处理器的检测方法、装置、电子设备、存储介质在审
申请号: | 202310042637.6 | 申请日: | 2023-01-28 |
公开(公告)号: | CN115831213A | 公开(公告)日: | 2023-03-21 |
发明(设计)人: | 刘罗 | 申请(专利权)人: | 南京芯驰半导体科技有限公司 |
主分类号: | G11C29/56 | 分类号: | G11C29/56;G11C29/38 |
代理公司: | 北京乐知新创知识产权代理事务所(普通合伙) 11734 | 代理人: | 周伟 |
地址: | 211899 江苏省南京市江北新区研创园团结路*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 校验 处理器 检测 方法 装置 电子设备 存储 介质 | ||
1.一种校验处理器的检测方法,其特征在于,所述方法包括:
在存储单元的设定存储区域所存储的数据中注入错误比特位;
响应于测试指令,至少读取所述设定存储区域中注入有错误比特位的数据;
调用校验处理器,对所述注入有错误比特位的数据进行校验,得到校验数据;
将所述校验数据与注入错误比特位之前的数据进行比对,得到比对结果,根据所述比对结果输出所述校验处理器的状态指示信息。
2.根据权利要求1所述的方法,其特征在于,所述根据所述比对结果输出所述校验处理器的状态指示信息,包括:
确定所述校验数据中存在注入的错误比特位的情况下,输出所述校验处理器异常的信息。
3.根据权利要求1所述的方法,其特征在于,所述在存储单元的设定存储区域所存储的数据中注入错误比特位,包括:
在所述设定存储区域中用于存储数据的多个数据字段的不同存储库Bank中设置故障地址线,以注入错误比特位。
4.根据权利要求3所述的方法,其特征在于,所述多个数据字段至少包括高位字段、中位字段和低位字段中的至少两个。
5.根据权利要求3所述的方法,其特征在于,所述故障地址线覆盖所述存储单元所在地址范围内的多个地址线。
6.根据权利要求1所述的方法,其特征在于,所述在存储单元的设定存储区域所存储的数据中注入错误比特位,包括:
在所述设定存储区域中用于存储数据的数据总线上设置单比特的错误比特位;和/或
在所述设定存储区域中用于存储数据的数据总线上设置多比特的错误比特位。
7.一种校验处理器的检测装置,其特征在于,所述装置包括:
注入单元,用于在存储单元的设定存储区域所存储的数据中注入错误比特位;
读取单元,用于响应于测试指令,至少读取所述设定存储区域中注入有错误比特位的数据;
调用单元,用于调用校验处理器,利用所述校验处理器对所述注入有错误比特位的数据进行校验,得到校验数据;
比对单元,用于将所述校验数据与注入错误比特位之前的数据进行比对,得到比对结果;
输出单元,用于根据所述比对结果输出所述校验处理器的状态指示信息。
8.根据权利要求7所述的装置,其特征在于,所述输出单元,还用于:
确定所述校验数据中存在注入的错误比特位的情况下,输出所述校验处理器异常的信息。
9.根据权利要求7所述的装置,其特征在于,所述注入单元,还用于:
在所述设定存储区域中用于存储数据的多个数据字段的不同Bank中设置故障地址线,以注入错误比特位。
10.根据权利要求9所述的装置,其特征在于,所述多个数据字段至少包括高位字段、中位字段和低位字段中的至少两个。
11.根据权利要求9所述的装置,其特征在于,所述故障地址线覆盖所述存储单元所在地址范围内的多个地址线。
12.根据权利要求7所述的装置,其特征在于,所述注入单元,还用于:
在所述设定存储区域中用于存储数据的数据总线上设置单比特的错误比特位;和/或
在所述设定存储区域中用于存储数据的数据总线上设置多比特的错误比特位。
13.一种电子设备,其特征在于,包括:
至少一个处理器;以及
与所述至少一个处理器通信连接的存储器;其中,
所述存储器存储有可被所述至少一个处理器执行的指令,所述指令被所述至少一个处理器执行,以使所述至少一个处理器能够执行权利要求1至6任一项所述的校验处理器的检测方法的步骤。
14.一种存储有计算机指令的非瞬时计算机可读存储介质,其特征在于,所述计算机指令用于使计算机执行根据权利要求1至6任一项所述的校验处理器的检测方法的步骤。
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