[发明专利]电路原理图路由规划系统

权利要求书

1.一种电路原理图路由规划系统，其特征在于，

包括需要设置在第一模块列和第二模块列之间的M个信号线{L₁,L₂,…,L_m,…,L_M}、第一约束集合{H{L₁^i,L₁^j},H{L₂ⁱ,L₂^j},…,H{L_xⁱ,L_x^j},…,H{L_Xⁱ,L_X^j}、第二约束集合{C{L₁^p,L₁^q:r₁},C{L₂^p,L₂^q:r₂},…,C{L_y^p,L_y^q:r_y},…,C{L_Y^p,L_Y^q:r_Y}}、第三约束集合{V₁,V₂,…,V_z,…V_Z}、存储有计算机程序的存储器和处理器，其中，

L_m为第m个信号线，m的取值范围为1到M，L_m包括一条垂直线段、至少两个连接点以及每一连接点和位于第一模块列或第二模块列的对应管脚之间的水平线段，每一连接点的连接方向和纵坐标已知，L₁,L₂,…,L_m,…,L_M的按照最低连接点从低到高的顺序排列，对应的信号线序号从小到大依次排序；

H{L_xⁱ,L_x^j}表示L_xⁱ的垂直线段必须分配在L_x^j的垂直线段的第一侧，L_xⁱ、L_x^j均属于{L₁，L₂，…,L_m,…L_M}，L_xⁱ≠L_x^j，x的取值范围为1到X；

C{L_y^p,L_y^q:r_y}表示L_y^p的垂直线段位于L_y^q的垂直线段的第一侧，相对于L_y^p的垂直线段位于L_y^q的垂直线段的第二侧，所减少的垂直交叉点数为r_y，L_y^p,L_y^q均属于{L₁,L₂,…,L_m,…,L_M}，L_y^p≠L_y^q，所述第一侧为所述第二侧的对侧，y的取值范围为1到Y；

V_z表示第z个信号线子集，V_z中包括至少两个信号线，V_z属于{L₁,L₂,…,L_m,…,L_M}，同一V_z中的信号线的垂直线不能分配在同一个垂直通道中，maxV为V_z中信号线数量最大值；

当所述处理器执行所述计算机程序时，实现以下步骤：

步骤F1、基于{L₁,L₂,…,L_m,…,L_M}构建路由约束向量图，包括开始节点、结束节点、每一L_m对应的节点G_m、从开始节点指向G_m的有向边以及从G_m指向结束节点的有向边；

步骤F2、根据H{L_xⁱ,L_x^j}更新所述路由约束向量图，其中，除起始节点和终止节点之外，每一节点始终存在至少一条指向该节点的有向边以及至少一条从该节点指向另一节点的有向边，若第一节点和第二节点之间存在一条从第一节点指向第二节点的有向边，则表示第一节点对应的信号线的垂直线段需要分配在第二节点对应的信号线的垂直线的第一侧；

步骤F3、获取当前路由约束向量图中最长边对应的节点数maxN，将maxN和maxV中较大的值确定为目标垂直通道数T；

步骤F4、根据C{L_y^p,L_y^q:r_y}更新所述路由约束向量图，当更新的路由约束向量图的最长边节点数量等于T时，则判断之后的每一C{L_y^p,L_y^q:r_y}更新所述路由约束向量图所增加的最长边节点数量F是否满足r_yn*F，若满足，则基于该C{L_y^p,L_y^q:r_y}更新所述路由约束向量图，否则，跳过该C{L_y^p,L_y^q:r_y}，直至完成基于所有C{L_y^p,L_y^q:r_y}更新所述路由约束向量图，n为大于等于1的整数；

所述步骤F4包括：

步骤F41、获取当前第二约束集合中，每一C{L_y^p,L_y^q:r_y}对应的权重W_y，W_y为若在L_y^p对应的节点G_y^p和L_y^q对应的节点G_y^q之间添加G_y^p指向G_y^q的有向边，从起点节点到终点节点且经过G_y^p和G_y^q的最长路径的节点数量；

步骤F42、若当前路由约束向量图的最长边节点数量小于T，则执行步骤F43，若当前路由约束向量图的最长边节点数量等于T，则执行步骤F44；

步骤F43、将当前最小W_y的C{L_y^p,L_y^q:r_y}对应的G_y^p当前指向结束节点的有向边删除，将开始节点指向当前最小W_y的C{L_y^p,L_y^q:r_y}对应的G_y^q的有向边删除，在当前最小W_y的C{L_y^p,L_y^q:r_y}对应的G_y^p和G_y^q之间构建G_y^p指向G_y^q的有向边，执行步骤F45；

步骤F44、先执行步骤F41获取当前每一C{L_y^p,L_y^q:r_y}对应的权重W_y，判断最小W_y的C{L_y^p,L_y^q:r_y}更新所述路由约束向量图所增加的最长边节点数量F是否满足r_yn*F，若满足，则执行步骤F43，否则，执行步骤F45；

步骤F45、将当前最小W_y的C{L_y^p,L_y^q:r_y}从第二约束集合中删除，返回执行步骤F41；

步骤F5、从当前路由约束向量图的起点节点开始，依次获取每一级节点对应的信号线序号，并将每一级节点对应的信号线序号按照从小到大的顺序，遵循第三约束集合中的约束条件，生成第一模块列和第二模块列之间的电路原理图。