[实用新型]数据传输电路、芯片、电子部件及电子设备

说明书

本申请提供一种数据传输电路、芯片、电子部件及电子设备，数据传输电路包括：与相同的数据源和时钟源连接，且时序约束违例区间不重合的第一触发器和第二触发器；比较单元，分别与第一触发器的数据输出端和第二触发器的数据反相输出端连接，在时钟源的触发下比较第一触发器输出的信号和第二触发器输出的信号。本申请提供的数据传输电路中，由于第一触发器和第二触发器的时序约束违例区间不重合，因此同一时刻至少有一个触发器是满足时序约束从而输出正确的信号，另一个要么输出正确的信号，要么输出大小约为VDD/2的信号，从而通过比较单元的比较均可以输出一个稳定的信号，可以避免出现输出为亚稳态的情况，消除掉亚稳态。

技术领域

本申请涉及集成电路领域，具体而言，涉及一种数据传输电路、芯片、电子部件及电子设备。

背景技术

在SOC(System on Chip，系统级芯片)中，数据经常需要在不同时钟域之间进行传输，如图1所示。此处有两个clock(时钟)信号C1和C2，且C1和C2为异步时钟。目前，针对图1所示的结构，静态时序检查只能针对触发器FA进行约束，而对于触发器FB，其输入A与C2的关系是不确定的，这就导致触发器FB的setup(建立时间)和hold(保持时间)无法通过静态时序检查被知悉。从而有可能出现当信号A正处于翻转过程中(从高电平信号翻转为低电平信号，或者从低电平信号翻转为高电平信号)时，时钟信号C2刚好触发输出的情况，此时信号A与时钟信号C2不满足互相的setup约束和hold约束，而由于输入信号A正处于翻转过程中，会导致输出B的状态不稳定，出现亚稳态情况。

为了避免亚稳态的出现，目前常用的方式是使用多级触发器串联搭建的跨时钟同步器进行数据传输，例如图2所示。多级触发器的工作原理为：即使输入信号A与时钟信号C2不满足互相的setup约束和hold约束，导致信号B进入亚稳态，但只要经过足够长的时间，信号B经过一定时间后其后的输出信号SyncB就有一定概率自动退出亚稳态，通过计算MTBF(两次亚稳态出现的平均间隔时间)，只要MTBF大于设计需求(比大于如产品寿命或者一个非常大的值)，就可认为使用的多级触发器串联搭建的跨时钟同步器是没问题的。其中，MTBF的计算公式如下：

MTBF＝1/N＝1/(Fclk×fdata×Tw)，其中，Fclk为时钟频率，fdata为数据翻转频率，Tw则正比于串联的触发器级数。

那么显然，上述方式并不是完全消除亚稳态，只是将亚稳态出现概率控制到非常小的一个值，潜在的风险并不能完全消除。此外，MTBF与时钟频率、数据翻转频率都是成反比的，目前随着芯片技术的不断发展，芯片内的时钟频率、数据翻转频率越来越高，这也就导致若要保持MTBF不变，需要增加Tw，即需要增加串联的触发器级数，从而会大幅增加芯片的面积开销和制造成本。此外，在上述方案中，为了保证最终一级的触发器输出的SyncB一定能退出亚稳态，需要保证输入信号A持续的周期与串联的触发器的级数成正比，这也就拖慢了数据的传输效率。

实用新型内容

本申请实施例的目的在于提供一种数据传输电路、芯片、电子部件及电子设备，用以解决上述问题。

本申请实施例提供了一种数据传输电路，包括：第一触发器和第二触发器，所述第一触发器和所述第二触发器的数据输入端与相同的数据源连接，所述第一触发器和所述第二触发器的时钟信号输入端与相同的时钟源连接，且所述第一触发器和所述第二触发器的时序约束违例区间不重合；所述时序约束违例区间为触发器的建立时间约束和保持时间约束之间的时间间隔区间；比较单元，分别与所述第一触发器的数据输出端和所述第二触发器的数据反相输出端连接，并与所述时钟源连接，以在所述时钟源的触发下比较所述第一触发器的数据输出端输出的信号和所述第二触发器的数据反相输出端输出的信号；其中，所述数据反相输出端输出的信号与所述数据输出端输出的信号相位相反。