[实用新型]一种存内运算装置

说明书

本实用新型提供一种存内运算装置。在一些实施例中，一种集成电路(IC)组件包括有源半导体层、形成于所述有源半导体层内的电路系统、包括形成于所述有源半导体层上方的导电层区、以及形成于所述导电层区中的内存模块。内存组件包括记忆胞的三维阵列，所述记忆胞中的每一者适于存储权重值，并且适于在每一记忆胞处产生指示所存储的权重值与施加至所述记忆胞的输入信号之间的乘积的信号。所述内存模块更适于在所述有源半导体层的方向上同时传输来自所述记忆胞的乘积信号。

技术领域

本实用新型涉及一种存内运算装置。

背景技术

本实用新型一般而言是有关于在内存中的运算(in-memory computing)或者存内运算(compute-in-memory，CIM)，并且更具体而言，是有关于用于例如乘法累加(multiply-accumulate，MAC)运算等数据处理的记忆阵列。内存内运算系统或在内存中的运算系统将信息储存于计算机的主随机存取内存(random- access memory，RAM)中，并在记忆胞阶层上执行运算，而非对于每一运算步骤皆在主RAM与数据存储器(data store)之间移动大量数据。由于所储存的数据在被储存于RAM中时的访问速度快得多，因此内存内运算使得能够对数据进行实时分析，进而在商业及机器学习应用中达成更快的报告及决策。目前人们正在努力提高内存内运算系统的效能。

须注意的是，“背景技术”段落的内容是用来帮助了解本实用新型。在“背景技术”段落所揭露的部分内容(或全部内容)可能不是所属技术领域中技术人员所知道的现有技术。在“背景技术”段落所揭露的内容，不代表该内容在本实用新型申请前已被所属技术领域中技术人员所知悉。

实用新型内容

本实用新型提供一种存内运算装置。

本实用新型的一些实施例提供一种存内运算装置，包括内存模块；多条数据输入线(SL)；多条权重输入线(WL)；多条输出线(BL)，其中：内存模块包括排列成在第一维度、第二维度及第三维度上延伸的三维阵列的记忆胞，记忆胞中的每一者连接至所述多条权重输入线中的一者、多条数据输入线中的一者及多条输出线中的一者，内存模块适于在记忆胞中的每一者中储存自相应的权重输入线传输的一个权重值，自输入线接收输入信号，并同时将信号输出至多条输出线；以及电路系统，在第一维度及第二维度上延伸，在第三维度上设置于内存模块下方，并且适于自内存模块接收对输出至所述多条输出线的信号进行指示的信号。

本实用新型的一些实施例提供一种存内运算装置，包括：基底；有源半导体层，形成于基底上；多个半导体组件，形成于有源半导体层中；以及内存模块，形成于有源半导体层上方，并且包括：多个记忆胞，以在第一维度上依序设置的行、在第二维度上依序设置的行及在第三维度上依序设置的层级进行排列，第一维度及所述第二维度实质上平行于有源半导体层，且第三维度实质上垂直于有源半导体层；多条字线(WL)，多条字线中的每一者连接至多个记忆胞的设置于同一行及层级中的子集；多条全局源极线(GSL)，多条全局源极线中的每一者可切换地连接至多个记忆胞的设置于同一行及列中的子集；以及多条全局位线(GBL)，多条全局位线中的每一者可切换地连接至多个记忆胞的连接至多条全局源极线中的相应一者的子集，多条全局位线连接至多个半导体组件中的相应多者。

基于上述，本实用新型的诸实施例用以解决记忆阵列所造成大的面积、电力及延迟成本。借由在BEOL区中使用记忆阵列(包括极高密度的三维记忆阵列)以及位于记忆阵列正下方的相关联感测放大器及其他电路(例如，ADC)，可以最小等待时间(或无等待时间)及/或以极小的功率将内存输出同时供应至感测放大器及ADC。因此可达成在内存中的运算的经改善的运算能力。

为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

包含随附图式以提供对本实用新型的进一步理解，且随附图式并入本说明书中且构成本说明书的一部分。图式说明本实用新型的实施例，且与描述一起用于解释本实用新型的原理。