[发明专利]芯片可测性设计测试方法、测试平台及其生成方法及装置

说明书

本公开涉及新一代信息技术领域，提供一种芯片可测性设计测试方法、测试平台及其生成方法及装置，所述芯片可测性设计测试方法应用于测试平台，包括：接收第一测试向量及辅助信息，不同的第一测试向量使用的芯片管脚不完全相同；测试被测芯片，包括：基于辅助信息，获取被测芯片的代码输出的实际向量值；根据第一测试向量包括的预期向量值与实际向量值的比对结果确定测试结果。本申请实施例的芯片可测性设计的测试方法在应用于本申请实施例的测试平台时，能够针对规模较大的芯片，在芯片在投片前完成扫描链的测试，使得测试平台具备增强功能。

技术领域

本公开涉及新一代信息技术领域，尤其涉及一种芯片可测性设计测试方法、测试平台及其生成方法及装置。

背景技术

芯片可测性设计（Design for Test，DFT）指的是在芯片原始设计阶段即插入各种用于提高芯片可测试性（包括可控制性和可观测性）的硬件逻辑，测试向量引擎软件基于这部分逻辑可生成测试向量，测试向量在自动测试机台上完成测试，达到测试大规模芯片的目的。如果可测性设计DFT本身存在一些功能问题，导致产生的测试向量出现错误，则使用测试向量测试芯片时，将大大增加在自动测试机台（Automatic Test Equipment，ATE）上对测试向量进行调试的时间，可能影响芯片的测试结果的可信度，增加了芯片测试的开销，甚至影响芯片功能，导致流片失败。因此，芯片可测性设计DFT的测试是芯片生产制造后一个非常重要的环节，并需要在芯片投片前完成测试。

根据用户需求，在编写测试向量时可以针对被测芯片的特定电路的功能进行测试，得到对应类型的测试向量，例如，比较典型的一种类型是扫描链（Scan Chain）类型，该种类型的测试向量与自动测试向量产生技术（Automatic Test Pattern Generation，ATPG）相关，用于测试被测芯片中逻辑扫描链电路（简称为扫描链）的功能。

当前主流的公知技术是通过软件仿真平台（例如软件仿真服务器Simulation）进行扫描链的测试。但随着集成电路的发展，芯片的规模越来越大，由于软件仿真平台不擅长大规模芯片，其在芯片规模和测试时间上捉襟见肘，形成了明显瓶颈，对芯片在投片前完成扫描链的测试提出了极大挑战。

因此，针对规模较大的芯片，如何在芯片在投片前完成扫描链的测试，成为本领域的研究热点。

发明内容

有鉴于此，本公开提出了一种芯片可测性设计测试方法、测试平台及其生成方法及装置，本公开实施例的芯片可测性设计的测试方法在应用于本公开实施例的测试平台时，能够针对规模较大的芯片，在芯片在投片前完成扫描链的测试，使得测试平台具备增强功能。

根据本公开的一方面，提供了一种芯片可测性设计的测试方法，所述方法应用于测试平台，所述方法包括：接收测试用例的执行文件对应的第一测试向量及辅助信息，所述第一测试向量是所述测试平台可识别的向量，不同的第一测试向量使用的芯片管脚不完全相同；所述辅助信息包括控制所述测试平台对所述被测芯片进行测试的指导信息以及测试平台的存储空间到所述第一测试向量使用的芯片管脚的映射信息；测试所述被测芯片，包括：基于所述辅助信息，控制所述测试用例对应的激励信号输出到所述被测芯片的代码；获取所述被测芯片的代码输出的实际向量值；以及根据所述第一测试向量包括的预期向量值与所述实际向量值的比对结果确定测试结果；所述测试结果通过用例执行日志展示。

在一种可能的实现方式中，所述基于所述辅助信息，控制所述测试用例对应的激励信号输出到所述被测芯片的代码，包括：基于所述映射信息，确定所述存储空间中的激励信号与芯片管脚的对应关系；在所述辅助信息中的测试周期驱动参数指示的时间点，通过所述被测芯片代码的输入接口，输出所述激励信号到对应的芯片管脚；通过所述被测芯片代码的输出接口获取所述激励信号对应的芯片管脚输出的所述实际向量值。