[发明专利]一种用于减小功率半导体器件栅极电压过冲的方法和装置

说明书

本申请提供了一种用于减小功率半导体器件栅极电压过冲的方法，该方法在开通时刻调节推挽电路开关管Q1开关时序，在输入信号由低电平跳变为高电平的时刻，先短暂打开开关管Q1，然后短暂关闭开关管Q1，将超出部分的正电压拉回，最后再次打开开关管Q1，在不减小开关速度的前提下，抑制栅极电压在开通时刻产生的正电压过冲。本申请通过控制推挽电路开关管的开关时序实现功率管栅极电压过冲抑制，相比于传统方法，本申请能够实现更快的开关速度，因此减小了开关损耗，提升了系统的电能转换效率。

技术领域

本申请涉及功率半导体器件技术领域，尤其涉及一种用于减小功率半导体器件栅极电压过冲的方法和装置。

背景技术

以碳化硅为代表的第三代半导体具有工作温度高、输入电容低、开关频率高等优点，是未来电力电子系统的核心器件，其高工作温度导致其物理距离将不得不远离通常情况下难以耐受高温的栅极驱动电路，从而导致其栅极驱动回路电感增大。其低输入电容则进一步减小了栅极电容，进而增加了品质因数。最后，其高工作频率增加了电压过冲对系统可靠性的影响以及开关时间对系统效率的影响。对于使用第三代半导体器件的电力电子系统，仅仅依靠增加栅极驱动电阻降低栅极电压过冲是难以发挥器件性能的，为了克服上述缺陷，现有技术中通常采用的处理方式以及存在的缺陷如下：

（1）由于电压过冲从源头上来自栅极驱动回路电感上储存的能量对栅极电容的充电，减小栅极驱动回路电感可有效地降低该电压过冲的幅度；然而，受发热等限制该方法效果有限，难以完全解决问题；

（2）对于不要求发挥被驱动器件极限性能的应用场景，可通过调节栅极驱动电阻到一合理取值，从而在性能和可靠性之间做一取舍，或降低栅极驱动电压，从而减小栅极电压过冲的幅度；然而，增加栅极驱动电阻在抑制电压过冲的同时会导致开关速度降低，增加开关损耗，影响系统效率；此外，降低栅极驱动电压仅减小电压过冲的绝对幅度，不减小电压过冲的相对幅度，且容易使被驱动器件发生二次关断，降低栅极驱动电压会导致导通内阻或导通压降的增加以及饱和电流的减小；

（3）对于要求发挥被驱动器件极限性能的应用场景，学术界提出了多种方案，主要集中于对被驱动器件的开关过程进行建模，并控制栅极驱动器的输出内阻（RDAC）或电流（IDAC）在开通和关断的过程中发生变化，使其吸收栅极驱动回路电感上储存的能量，进而减小栅极电压过冲的幅度；然而，使用基于多输出单元的IDAC/RDAC型可变内阻驱动器成本偏高，且电路及控制均相对复杂，难以用于低成本应用。

发明内容

本申请旨在提供一种用于减小功率半导体器件栅极电压过冲的方法和装置。本申请采用如下技术方案：

一种用于减小功率半导体器件栅极电压过冲的装置，该装置包括逻辑处理单元FPGA、开关管Q1以及开关管Q2；

开关管Q1与开关管Q2构成1对全控半桥推挽电路，开关管Q1的栅极与开关管Q2的栅极相连并作为驱动信号输出端。

进一步的，控制单元FPGA接收输入信号，并对所述输入信号进行逻辑运算处理以产生两路输出信号P1和P2。

进一步的，所述输出信号P1和P2分别控制开关管Q1和开关管Q2的通断，实现栅极驱动信号V_out输出。

进一步的，所述输出信号P1和P2分别控制开关管Q1和开关管Q2的通断，包括：当输入信号由低电平跳变为高电平时，输出信号P2关闭开关管Q2，输出信号P1打开开关管Q1，短暂延时后关闭开关管Q1，短暂延时后再次打开开关管Q1，此时输出端Vout输出为正电压Vp，并且正电压过冲得以抑制。

进一步的，所述输出信号P1和P2分别控制开关管Q1和开关管Q2的通断，包括：当输入信号由高电平跳变为低电平时，输出信号P1关闭开关管Q1，输出信号P2打开开关管Q2，短暂延时后关闭开关管Q2，短暂延时后再次打开开关管Q2，此时输出端Vout输出为负电压Vn，并且负电压过冲得以抑制。