[发明专利]一种集成电路版图的设计良率确定方法及装置

说明书

本申请提供一种集成电路版图的设计良率确定方法及装置。该方法包括：对集成电路版图每个关键层进行光学邻近效应修正，采用各个光刻仿真模型对修正数据进行光刻仿真并确定光刻热点位置，获取各个仿真轮廓上光刻热点位置对应的关键尺寸，对所有关键尺寸进行韦伯分布拟合，从累积概率分布函数上获取最小预设关键尺寸的失效概率，再结合所有光刻热点位置对应的失效概率确定修正数据的设计良率，根据各个修正数据的设计良率，确定集成电路版图的设计良率。整个方法通过光刻模型分析光刻工艺波动引起的设计良率变化，通过光刻热点统计信息，分析集成电路器件的失效概率，从而可以提前发现设计问题，进而提高晶圆生产中的制造良率，提升制程稳定性。

技术领域

本申请涉及集成电路技术领域，特别涉及一种集成电路版图的设计良率确定方法及装置。

背景技术

随着20世纪40年代末晶体管的诞生，电子器件正向着更小尺寸的方向发展，这些小尺寸的电子器件可以组合构成复杂的电路结构，即集成电路。集成电路的发展通常遵循摩尔定律，因此特征尺寸需要不断缩小，芯片上需要设计集成更多的晶体管结构，以达到更高的计算频次及更小的功耗。由于企业的经济利益通常和集成电路器件的良率直接相关，因此需要良率提升工程师对集成电路器件的良率进行不断提升。集成电路器件的良率通常包括制造良率和设计良率，其中，制造良率为每个生产工艺的制造良率的乘积，设计良率为集成电路版图的良率，用于反映设计本身的良率。

在集成电路器件的各个生产工艺中，光刻工艺是影响集成电路器件良率的关键，在光刻的过程中需要将掩模上的图形通过曝光系统投影在光刻胶上，当光刻机参数设置发生波动时，成像平面上的光强也会发生变化，进而可能产生光刻热点(比如：桥连和颈缩)，从而影响成像质量，造成集成电路器件功能的失效。然而，传统的设计良率确定方法主要针对集成电路器件的全生产工艺，并无单独针对光刻工艺的设计良率分析，由于光刻工艺在集成电路器件的生产中起到极为关键的作用，因此如何快速且准确地确定集成电路版图针对光刻工艺的设计良率，以便于良率提升工程师可以更好地制定光刻工艺参数，指导光刻工艺生产，从而提升光刻工艺的制造良率，已经成为一项亟待解决的问题。

发明内容

本申请提供了一种集成电路版图的设计良率确定方法及装置，可用于解决传统的设计良率确定方法缺乏单独针对光刻工艺的设计良率分析，从而无法有效指导光刻工艺生产，提升光刻工艺制造良率的技术问题。

第一方面，本申请实施例提供一种集成电路版图的设计良率确定方法，包括：

获取集成电路版图文件以及对应工艺节点下的光刻工艺的计算光刻模型；所述集成电路版图文件包括至少一个关键层，所述计算光刻模型包括至少一个关键层模型，所述关键层模型用于对匹配的关键层进行所述光刻工艺的建模和仿真；

针对任一关键层，对所述关键层进行光学邻近效应修正，得到修正数据；

利用所述关键层匹配的各个计算光刻仿真模型，分别对所述修正数据进行光刻仿真，获取仿真成像平面上形成的各个仿真轮廓，所述各个计算光刻仿真模型是基于对所述关键层匹配的关键层模型进行工艺波动模拟所生成的；

从各个仿真轮廓上检测光刻热点位置，所述光刻热点位置为小于最小预设关键尺寸的关键尺寸所对应的位置，所述关键尺寸为所述仿真轮廓的最小轮廓间距；

针对任一光刻热点位置，获取各个仿真轮廓中所述光刻热点位置所对应的关键尺寸；

对所述光刻热点位置所对应的所有关键尺寸进行韦伯分布拟合，获取所述光刻热点位置的韦伯概率分布函数和累积概率分布函数，所述累积概率分布函数用于表示各个关键尺寸的失效概率；

基于所述光刻热点位置的累积概率分布函数，获取最小预设关键尺寸的失效概率；

基于各个光刻热点位置对应的最小预设关键尺寸的失效概率，得到所述关键层经过光学邻近效应修正后的设计良率；