[发明专利]带隙基准电路及芯片

说明书

本发明公开了一种带隙基准电路，包括：第一MOS管、第一电阻、第二电阻、第三电阻、第一三极管组、第二三极管组以及运算放大器；运算放大器包括：第三三极管组、第四三极管组、电流镜单元、限流单元。根据本发明实施例的带隙基准电路，通过将第三三极管和第四三极管的个数比配置为1：m(m≥2)以形成非对称输入差分对管，产生系统失调电压，从而降低了PTAT电压被放大的倍数，减小了带隙基准电路输出基准电压的噪声以及失调电压。

技术领域

本发明是关于集成电路领域，特别是关于一种带隙基准电路及芯片。

背景技术

如图1所示，该结构的带隙基准电路，基准电压VBG＝VBE2+(k+1)*V_T*ln(n)，其中k＝R2/R3，R2为第二电阻的阻值，R3为第三电阻的阻值，VBE2为第二三极管Q2的基极与发射极之间的电压，V_T表示热电压，在温度为300K时，V_T≈26mV，若n＝8，则k约等于10，此时，运算放大器OP1的输入噪声和失调电压会被放大(R3+R2)/R3＝k+1倍。

对噪声的较大放大倍数，在低噪声场景使用会比较受限，假设噪声频率在0.1Hz～10Hz时，运算放大器OP1噪声为2μVrms，在基准电压VBG上会得到的噪声为22μVrms。

对运算放大器的输入失调电压的较大放大倍数，会导致同一款芯片产生的基准电压VBG比较离散。假设运算放大器OP1的输入噪声Vos在1sigma良率对应为1mV，则基准电压VBG上的噪声在1sigma良率对应值就达到11mV，若在3sigma良率范围内，基准电压VBG的范围将会达到1.2±33mV；在单温度点校准时，较大范围的基准电压VBG极大的限制了带隙基准电路校准后的TC性能。

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种带隙基准电路及芯片，其能够减小对输入噪声和失调电压的放大。

为实现上述目的，本发明的实施例提供了一种带隙基准电路，包括：第一MOS管、第一电阻、第二电阻、第三电阻、第一三极管组、第二三极管组以及运算放大器。

所述第一三极管组包括一个第一三极管或多个相互并联的第一三极管，所述第二三极管组包括多个相互并联的第二三极管，所述第一三极管和第二三极管的个数比为1：n，n≥2；

所述第一三极管的基极与集电极相连并同时与第一电阻的第一端以及运算放大器的第一输入端相连，所述第二三极管的基极与集电极相连并与第三电阻的第一端相连，所述第一三极管和第二三极管的发射极与地电压相连，所述第三电阻的第二端与运算放大器的第二输入端以及第二电阻的第一端相连，所述运算放大器的输出端与第一MOS管的栅极相连，所述第一MOS管的源极与电源电压相连，所述第一电阻的第二端、第二电阻的第二端与第一MOS管的漏极相连；

所述运算放大器包括：第三三极管组、第四三极管组、电流镜单元、限流单元；

所述第三三极管组包括一个第三三极管或多个相互并联的第三三极管，所述第四三极管组包括多个相互并联的第四三极管，所述第三三极管和第四三极管的个数比为1：m，m≥2；

所述第三三极管和第四三极管的发射极与限流单元相连，所述第三三极管和第四三极管的集电极与电流镜单元相连，所述第三三极管和第四三极管的基极分别为运算放大器的第一输入端和第二输入端。

在本发明的一个或多个实施例中，所述第一电阻、第二电阻、第三电阻的阻值满足其中，R1、R2、R3分别为第一电阻、第二电阻、第三电阻的阻值。