[发明专利]带隙基准电路及芯片

权利要求书

1.一种带隙基准电路，其特征在于，包括：第一MOS管、第一电阻、第二电阻、第三电阻、第一三极管组、第二三极管组以及运算放大器；

所述第一三极管组包括一个第一三极管或多个相互并联的第一三极管，所述第二三极管组包括多个相互并联的第二三极管，所述第一三极管和第二三极管的个数比为1：n，n≥2；

所述第一三极管的基极与集电极相连并同时与第一电阻的第一端以及运算放大器的第一输入端相连，所述第二三极管的基极与集电极相连并与第三电阻的第一端相连，所述第一三极管和第二三极管的发射极与地电压相连，所述第三电阻的第二端与运算放大器的第二输入端以及第二电阻的第一端相连，所述运算放大器的输出端与第一MOS管的栅极相连，所述第一MOS管的源极与电源电压相连，所述第一电阻的第二端、第二电阻的第二端与第一MOS管的漏极相连；

所述运算放大器包括：第三三极管组、第四三极管组、电流镜单元、限流单元；

所述第三三极管组包括一个第三三极管或多个相互并联的第三三极管，所述第四三极管组包括多个相互并联的第四三极管，所述第三三极管和第四三极管的个数比为1：m，m≥2；

所述第三三极管和第四三极管的发射极与限流单元相连，所述第三三极管和第四三极管的集电极与电流镜单元相连，所述第三三极管和第四三极管的基极分别为运算放大器的第一输入端和第二输入端。

2.如权利要求1所述的带隙基准电路，其特征在于，所述第一电阻、第二电阻、第三电阻的阻值满足其中，R1、R2、R3分别为第一电阻、第二电阻、第三电阻的阻值。

3.如权利要求1所述的带隙基准电路，其特征在于，所述电流镜单元包括第二MOS管和第三MOS管，所述第二MOS管和第三MOS管的栅极相连，所述第二MOS管的栅极和漏极相连且与第三三极管的集电极相连，所述第三MOS管的漏极与第四三极管的集电极相连，所述第二MOS管和第三MOS管源极与电源电压相连。

4.如权利要求1所述的带隙基准电路，其特征在于，所述电流镜单元包括第五三极管和第六三极管，所述第五三极管和第六三极管的基极相连，所述第五三极管的基极和集电极相连且与第三三极管的集电极相连，所述第六三极管的集电极与第四三极管的集电极相连，所述第五三极管和第六三极管的发射极与电源电压相连。

5.如权利要求3或4所述的带隙基准电路，其特征在于，所述电流镜单元还包括第四电阻和第五电阻，所述第四电阻的第一端与第二MOS管的源极相连，所述第五电阻的第一端与第三MOS管的源极相连，所述第四电阻的第二端和第五电阻的第二端与电源电压相连；所述第四电阻的第一端与第五三极管的发射极相连，所述第五电阻的第一端与第六三极管的发射极相连，所述第四电阻的第二端和第五电阻的第二端与电源电压相连。

6.如权利要求1所述的带隙基准电路，其特征在于，所述限流单元包括限流电阻，所述限流电阻的第一端与第三三极管和第四三极管的发射极相连，所述限流电阻的第二端与地电压相连。

7.如权利要求6所述的带隙基准电路，其特征在于，所述限流电阻的阻值其中，V_T表示热电压，I₁表示第一电阻上的电流，I₂表示第三三极管组的漏极总电流或第四三极管组的漏极总电流。

8.如权利要求7所述的带隙基准电路，其特征在于，所述限流电阻的阻值等于第三电阻阻值的四分之一。

9.如权利要求1所述的带隙基准电路，其特征在于，所述带隙基准电路还包括与所述第一三极管组串联的另一组或多组第一三极管组，以及与第二三极管组串联的另一组或多组第二三极管组，其中串联设置的第一三极管组的组数与串联设置的第二三极管组的组数相等。

10.如权利要求1所述的带隙基准电路，其特征在于，所述第二三极管的基极与集电极相连并同时与运算放大器的第二输入端以及第二电阻的第一端相连，所述第二三极管的发射极与第三电阻的第一端相连，所述第三电阻的第二端与地电压相连。

11.一种芯片，其特征在于，包括如权利要求1～10任一项所述的带隙基准电路。