[发明专利]FPGA资源高效利用的可重构分数阶计算系统

权利要求书

1.一种FPGA资源高效利用的可重构分数阶计算系统，其特征在于包括数据预处理模块、控制模块、二项式系数拟合模块、固定窗口长度计算模块和分段线性函数计算模块，其中数据预处理模块、固定窗口长度计算模块和分段线性函数计算模块在FPGA中实现，其中：

数据预处理模块用于对输入数据归一化至范围[-1,1]并转换为单精度浮点数，然后将处理得到的数据x(n)发送至固定窗口长度计算模块和分段线性函数计算模块；

控制模块用于接收用户设置的二项式系数理论计算参数，包括分数阶阶次α和总窗口长度WL_s，以及二项式系数分段线性拟合参数，包括固定窗口长度WL、拟合段数K和每段拟合二项式系数的数量L_k，k＝1,2,…,K，其中并将二项式系数理论计算参数和二项式系数分段线性拟合参数发送至二项式系数拟合模块；控制模块接收到二项式系数拟合模块反馈的WL二项式系数b(0):b(WL-1)和每段分段线性函数的斜率β_k后，计算得到固定窗口长度计算模块和分段线性函数计算模块所需的配置参数并进行配置，配置完毕后启动固定窗口长度计算模块和分段线性函数计算模块进行分数阶运算，参数计算和配置方法如下：

对于固定窗口长度计算模块，首先配置其中第一计算单元的数量为WL，令第d个第一计算单元CU1_d中乘法器的系数coef_1,d＝T_s^-α·b(d-1)，d＝1,2,…,WL，令WL个第一计算单元CU1_d中可变深度移位寄存器的时延lat₁＝2×lat_acc+level×lat_add，其中lat_acc为分段线性函数计算模块中累加器的运算周期，lat_add为分段线性函数计算模块中树状加法器中每个二输入加法器的运算周期，level为分段线性函数计算模块中树状加法器的级数；

对于分段线性函数计算模块，首先配置其中第三计算单元的数量为K+1，然后采用如下方法确定分段线性函数计算模块中树状加法器的级数level：

其中，表示向上取整；

令分段线性函数计算模块中第二计算单元CU2_1中时延lat_2,1＝0，系数coef_2,1＝T_s^-α·δ₁；第二计算单元CU2_2中时延lat_2,2＝L_k-1，系数coef_2,2＝T_s^-α·δ₂；

令第三计算单元CU3_f中时延系数coef_3,f＝T_s^-α·(β_f-β_f-1)，其中β₀＝β_K+1＝0；

二项式系数拟合模块用于在接收到二项式系数理论计算参数和二项式系数分段线性拟合参数后，先采用理论计算公式根据分数阶阶次α和总窗口长度WL_s计算得到二项式系数理论值b(j)，j＝0,1,…,WL_s-1，然后根据分段拟合参数对二项式系数进行分段线性拟合：设置每段二项式系数的分段线性函数如下：

y_k(j)＝β_kj+μ_k

其中n_k＝n_k-1+L_k，n₀＝WL-1，1≤l_k≤L_k，β_k表示斜率，μ_k表示截距；

二项式系数拟合模块对每一个分段内的b(j)理论值序列进行一次线性函数拟合，得到二项式系数的每段分段线性函数的斜率β_k，然后将WL个二项式系数b(0):b(WL-1)和每段分段线性函数的斜率β_k反馈给控制模块；

固定窗口长度计算模块用于计算分数阶中的非线性卷积计算部分T_s^-α·W(n)，包括WL个串行级联的第一计算单元CU1_d，d＝1,2,…,WL，第一计算单元CU1_d包括乘法器，可变深度移位寄存器和加法器，其中：

乘法器用于将延时输入数据x(n)与系数coef_1,d相乘，将相乘结果a_1,d发送至可变深度移位寄存器；乘法器的运算周期配置为lat_mul个时钟周期，其中lat_mul的值根据FPGA时序分析结果确定，需要满足建立保持时间要求；

可变深度移位寄存器用于根据控制模块发送的时延lat₁对相乘结果a_1,d进行延迟，将延时结果发送至加法器；

加法器用于将延时结果和第一计算单元CU1_d+1的输出out_1,d+1进行相加，其中out_1,WL+1＝out_PWL，将相加结果作为第一计算单元CU1_d的输出out_1,d进行输出，其中out_1,d′输出至第一计算单元CU1_d′-1，d′＝2,3,…,WL，out_1,1作为输入数据x(n)的分数阶计算结果D^αx(n)进行输出；加法器的运算周期配置为1个时钟周期；

分段线性函数计算模块用于计算分数阶中的线性卷积计算部分T_s^-α·S(n)，包括2个第二计算单元CU2_e，K+1个第三计算单元CU3_f和树状加法器，e＝1,2，f＝1,2,…,K+1；

第二计算单元包括可变深度移位寄存器、乘法器、累加器和D触发器组，其中：

可变深度移位寄存器用于根据控制模块发送的时延lat_2,e对输入数据x(n)进行延迟，将延时输入数据x(n-lat_2,e)发送至乘法器；

乘法器用于将延时输入数据x(n-lat_2,e)和系数coef_2,e进行相乘，将相乘结果a_2,e发送至累加器；乘法器的运算周期配置为lat_mul个时钟周期；

累加器用于对相乘结果a_2,e和累加器上一次累加结果进行累加，将累加结果b_2,e发送至D触发器组。累加器的运算周期配置为lat_acc个时钟周期，其中lat_acc的值根据FPGA时序分析结果确定，需要满足建立保持时间要求；

D触发器组包括lat_acc+1个相互串联的D触发器，用于对累加结果b_2,e延时lat_acc+1个时钟周期后作为第二计算单元CU2_e的输出out_2,e发送至树状加法器；

第三计算单元CU3_f包括可变深度移位寄存器、第一累加器、乘法器、第二累加器和D触发器，其中：

可变深度移位寄存器用于根据控制模块发送的时延lat_3,f对输入数据x(n)进行延迟，将延时输入数据x(n-lat_3,f)发送至第一累加器；

第一累加器用于对延时输入数据x(n-lat_3,f)和第一累加器的上一次累加结果进行累加，将累加结果a_3,f发送至乘法器；第一累加器的运算周期配置为lat_acc个时钟周期；

乘法器用于将累加结果a_3,f和系数coef_3,f进行相乘，将相乘结果b_3,f发送至第二累加器；乘法器的运算周期配置为lat_mul个时钟周期；

第二累加器用于对相乘结果b_3,f和第二累加器的上一次累加结果进行累加，将累加结果c_3,f发送至D触发器。第二累加器的运算周期配置为lat_acc个时钟周期；

D触发器用于对累加结果c_3,f延时1个时钟周期后作为第三计算单元CU3_f的输出out_3,f发送至树状加法器；

树状加法器用于采用树形结构对接收到的数据out_2,e和out_3,f进行求和，将求和结果作为分段线性函数计算模块的输出out_PWL并发送至固定窗口长度计算模块；树状加法器内部例化的二输入加法器的运算周期配置为lat_add个时钟周期，其中lat_add的值根据FPGA时序分析结果确定，需要满足建立保持时间要求。