[发明专利]SoC芯片顶层模块集成设计方法及系统

说明书

本公开涉及一种SoC芯片顶层模块集成设计方法及系统，其中方法包括：获取目标SoC芯片的设计文件，所述设计文件是基于硬件描述语言预先编写的；通过指定Python程序调用Pyverilog的代码解析器和数据流分析器，以对所述设计文件进行代码解析和数据流分析处理得到各个底层模块的设计信息；接收用户针对所述设计信息中的第一部分信息的输入信息，响应于用户针对所述设计信息中的第二部分信息的确认操作，基于所述设计信息和所述输入信息生成第一配置文件；通过所述指定Python程序读取所述第一配置文件，并调用所述Pyverilog的代码生成器以使所述代码生成器基于所述第一配置文件生成顶层设计文件。

技术领域

本公开实施例涉及芯片设计技术领域，尤其涉及一种SoC芯片顶层模块集成设计方法及系统。

背景技术

目前集成电路芯片设计制造技术已成为重要核心技术。通常的SoC芯片，也即片上系统，它是信息系统核心的集成芯片，是将系统关键部件集成在一块芯片上形成，已被广泛应用。

SoC芯片的设计和制造过程是两块相对独立的业务流程。其中SoC的设计过程包含一套复杂的流程，整个SoC的设计大致分为数字电路设计，模拟电路设计，嵌入式软件设计3条主线。其中的数字电路设计，模拟电路设计属于硬件实现部分，都需要在进行实际生产前确定设计数据。而嵌入式软件的相关设计定型可以在得到实际硬件电路后继续进行。目前大部分的SoC设计都是以数字电路设计为主线，数字电路设计流程又主要分为前端RTL（Register Transfer Level）实现，后端综合与布局布线设计等。在数字电路设计的前端RTL实现阶段，一般采用硬件编程语言Verilog或者VHDL实现。RTL的实现大致有两种形式。一种是对寄存器，状态机以及组合电路的直接行为描述，这种一般用于数字电路模块的具体功能设计。另一种是描述不同模块电路的连接，相当于电路图描述，这种一般用于顶层集成互联。一般的SoC设计过程中，都是先用第一种方法将各数字电路子模块设计好，然后用第二种方法将各底层子模块逐级封装成更高一级的模块，最后得到整个SoC芯片的顶层集成描述文件。

但是，目前SoC芯片设计中的RTL实现阶段，将各个底层子模块互联得到顶层集成描述文件的连接方式基本采用人工方式，即手动连接的方式， 这导致芯片代码的生产效率低下且代码质量差，延缓了芯片研发的进程。

发明内容

为了解决上述技术问题或者至少部分地解决上述技术问题，本公开实施例提供了一种SoC芯片顶层模块集成设计方法及系统。

第一方面，本公开实施例提供了一种SoC芯片顶层模块集成设计方法，包括：

获取目标SoC芯片的设计文件，所述设计文件是基于硬件描述语言预先编写的；

通过指定Python程序调用Pyverilog的代码解析器和数据流分析器，以对所述设计文件进行代码解析和数据流分析处理得到各个底层模块的设计信息；

接收用户针对所述设计信息中的第一部分信息的输入信息，响应于用户针对所述设计信息中的第二部分信息的确认操作，基于所述设计信息和所述输入信息生成第一配置文件；

通过所述指定Python程序读取所述第一配置文件，并调用所述Pyverilog的代码生成器以使所述代码生成器基于所述第一配置文件生成顶层设计文件。

在一个实施例中，所述基于所述设计信息和所述输入信息生成第一配置文件，包括：

基于所述第一部分信息和所述输入信息确定第三部分信息；

基于所述第三部分信息和所述第二部分信息生成第一配置文件。

在一个实施例中，所述第一部分信息包括各个底层模块的参数名称、时钟信号标识、复位信号标识中的一个或多个；所述输入信息包括各个底层模块的参数名称对应的参数值、各个底层模块的时钟信号标识对应的时钟配置信息、各个底层模块的复位信号标识对应的复位配置信息。