[发明专利]一种半导体器件的形成方法

说明书

本公开实施例提供了一种半导体器件的形成方法，该形成方法包括：提供衬底，衬底上包括第一器件区域和第二器件区域；第一器件区域与第二器件区域的掺杂类型不同；形成覆盖第一器件区域和第二器件区域的第一栅极堆叠层；第一栅极堆叠层包括沿背离衬底方向依次层叠的第一功函数金属层和第一阻挡层；在第一栅极堆叠层上形成第一掩膜图形，第一掩膜图形至少覆盖第一器件区域并且至少暴露第二器件区域，第一掩膜图形沿垂直于衬底方向具有第一尺寸，第一掩膜图形暴露出的区域在平行于衬底的方向上具有第二尺寸，第二尺寸的最小值与第一尺寸的比值大于10；基于第一掩膜图形，采用刻蚀‑清洗的循环工艺去除第一掩膜图形暴露出的区域上的第一栅极堆叠层。

技术领域

本公开涉及半导体技术领域，涉及但不限于一种半导体器件的形成方法。

背景技术

随着半导体器件的不断发展，半导体器件中晶体管的特征尺寸不断缩小，缩小的特征尺寸对晶体管的性能带来了更大的挑战。目前的晶体管制作技术仍存在不足，如何优化晶体管制作技术以稳定晶体管的性能成为现阶段亟需解决的问题。

发明内容

有鉴于此，本公开的主要目的在于提供一种半导体器件的形成方法。

为达到上述目的，本公开的技术方案是这样实现的：

本公开实施例提供一种半导体器件的形成方法，所述形成方法包括：

提供衬底，所述衬底上包括第一器件区域和第二器件区域；其中，所述第一器件区域与所述第二器件区域的掺杂类型不同；

形成覆盖所述第一器件区域和所述第二器件区域的第一栅极堆叠层；所述第一栅极堆叠层包括沿背离所述衬底方向依次层叠的第一功函数金属层和第一阻挡层；

在所述第一栅极堆叠层上形成第一掩膜图形，所述第一掩膜图形至少覆盖所述第一器件区域并且至少暴露所述第二器件区域，其中，所述第一掩膜图形沿垂直于所述衬底方向具有第一尺寸，所述第一掩膜图形暴露出的区域在平行于所述衬底的方向上具有第二尺寸，所述第二尺寸的最小值与所述第一尺寸的比值大于10；

基于所述第一掩膜图形，采用刻蚀-清洗的循环工艺去除所述第一掩膜图形暴露出的区域上的所述第一栅极堆叠层。

上述方案中，所述基于所述第一掩膜图形，采用刻蚀-清洗的循环工艺去除所述第一掩膜图形暴露出的区域上的所述第一栅极堆叠层，包括：

采用刻蚀液对所述第一掩膜图形暴露出的区域上的所述第一栅极堆叠层执行刻蚀操作；

采用去离子水执行清洗操作；

循环执行所述刻蚀操作和所述清洗操作，直至去除所述第一栅极堆叠层以及刻蚀所述第一栅极堆叠层过程中产生的副产物。

上述方案中，所述第一尺寸的范围为50nm～90nm。

上述方案中，所述循环执行所述刻蚀操作和所述清洗操作的次数范围为2至10次。

上述方案中，所述刻蚀操作的工艺参数包括：

所述刻蚀操作的温度范围为20℃至80℃，单次执行所述刻蚀操作的时间范围为30至200s。

上述方案中，所述清洗操作的工艺参数包括：

单次执行所述清洗操作的时间范围为10至30s。

上述方案中，所述刻蚀液包括氨水-双氧水混合溶液。

上述方案中，形成所述第一栅极堆叠层的步骤之前，包括：

依次形成覆盖所述第一器件区域和所述第二器件区域的栅极氧化层和高介电材料层。

上述方案中，所述基于所述第一掩膜图形去除所述第一掩膜图形暴露出的区域上的所述第一栅极堆叠层后，包括：