[发明专利]芯片测试方法、装置、设备及存储介质

说明书

本公开提供一种芯片测试方法、装置、设备及存储介质，涉及芯片测试技术领域。该方法包括：分别按照多个测试模式中的各个测试模式对多个芯片进行测试，获得各个测试模式对应的测试参数，测试参数包括测试时间信息和失效芯片信息，测试时间信息包括测试时长，失效芯片信息包括测试得到的失效芯片的数量；对于各个测试模式，根据测试得到的失效芯片的数量和测试时长获得该测试模式的敏感度指标；基于各个测试模式的敏感度指标从多个测试模式中确定目标测试模式；对目标测试模式进行测试时长减少操作，获得更新的目标测试模式，以按照多个测试模式对多个芯片进行测试。该方法实现了在不影响测试效果的前提下缩短芯片系统级测试的时间。

技术领域

本公开涉及芯片测试技术领域，具体而言，涉及一种芯片测试方法、装置、电子设备及可读存储介质。

背景技术

在芯片制造完成后，测试是用于检测存储器故障的重要环节。系统级测试(SystemLevel Test,SLT)是在系统环境中测试片上系统(System On Chip，SOC)的测试，可在最终产品组装之前发现一些设计问题。整个SLT测试阶段可以包括多个测试项目(testpattern，也称为测试模式)，每个测试模式可能会由于诸如主板插双列直插内存模块(DualIn-line Memory Module，DIMM)的数量、是否测试得到失效芯片等因素的影响，导致不同测试模式的测试时长不同。SLT测试阶段中一些测试模式的测试时间较长，导致SLT测试的总时间较长，而在不影响测试效果的前提下，缩短SLT测试时间不仅可以减少测试成本，还有助于提高产能。

如上所述，如何在不影响测试效果的前提下缩短SLT测试时间成为亟待解决的问题。

在所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种芯片测试方法、装置、电子设备及可读存储介质，可在不影响测试效果的前提下缩短芯片系统级测试的时间。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的一方面，提供一种芯片测试方法，包括：分别按照多个测试模式中的各个测试模式对多个芯片进行测试，获得各个测试模式对应的测试参数，所述测试参数包括测试时间信息和失效芯片信息，所述测试时间信息包括测试时长，所述失效芯片信息包括测试得到的失效芯片的数量；对于各个测试模式，根据测试得到的失效芯片的数量和测试时长获得该测试模式的敏感度指标；基于各个测试模式的敏感度指标从所述多个测试模式中确定目标测试模式；对所述目标测试模式进行测试时长减少操作，获得更新的目标测试模式，以按照多个测试模式对所述多个芯片进行测试。

根据本公开的一实施例，对于各个测试模式，根据测试得到的失效芯片的数量和测试时长获得该测试模式的敏感度指标，包括：对于各个测试模式，将测试得到的失效芯片的数量除以测试时长，获得该测试模式的敏感度指标；基于各个测试模式的敏感度指标从所述多个测试模式中确定目标测试模式，包括：获得所述多个测试模式中敏感度指标最低的测试模式，作为所述目标测试模式。

根据本公开的一实施例，基于各个测试模式的敏感度指标所述多个测试模式中确定目标测试模式，还包括：将各个测试模式按照敏感度从高到低的顺序排序，获得测试模式序列；获得所述测试模式序列中除排在首位之外的各个测试模式的特有失效芯片的数量，其中，各个测试模式的特有失效芯片为该测试模式测试得到而在所述测试模式序列中排在该测试模式前的测试模式没有测试得到的失效芯片；获得所述多个测试模式中敏感度指标最低的测试模式，作为所述目标测试模式，包括：若所述多个测试模式中敏感度指标最低的测试模式的特有失效芯片的数量符合第一预设条件，则将所述多个测试模式中敏感度指标最低的测试模式作为所述目标测试模式。