[发明专利]一种用于FPGA芯片的装箱方法

说明书

本发明涉及一种用于FPGA芯片的装箱方法，属于电子设计自动化技术领域。该方法执行如下步骤：1）归类特殊原语，将FPGA中的用户网表中符合特殊原语判定条件的DSP和RAM归类为特殊原语；2）预处理，将部分原语打包；3）判断是否有未装箱分子，若无则结束，若有则下一步；4）通过种子收益模型选择收益值最大的原语作为种子；5）根据待装箱Tile与原语之间的连接关系使用不同的装箱收益模型；6）引脚利用率判断，若符合要求返回步骤3）。本发明通过特殊原语判定条件，确定了特殊原语的适用条件，既不会因电路中RAM和DSP的比重高，导致周围原语选择性少；也不会因电路中加法器比重高，致使原语对电路划分会影响其吸收原语，造成资源消耗增加。

技术领域

本发明涉及一种用于FPGA芯片的装箱方法，属于电子设计自动化技术领域。

背景技术

FPGA芯片上逻辑资源可以被划分为若干Tile，例如通用逻辑块(CLB)，块存储单元(RAM)以及乘法器(DSP)。每个Tile类型都包含了若干Site，例如CLB下的SLICE。每个Site下还包含多个基本逻辑单元(BLE)。基本逻辑单元中包含逻辑上不可拆分的原语,比如查找表(LUT)、触发器(FF)。此外，Tile之间通过可配置的开关矩阵和互连线进行连接。

在使用芯片设计电路时，用户首先用硬件描述语言(HDL)将待实现的电路进行文本化描述。然后，使用电子设计自动化软件(EDA)对电路进行编译，最终将电路转为比特流。最后，比特流对芯片内部的结构进行配置，从而在芯片上实现目标电路功能。FPGA的EDA流程通常包括综合、装箱、布局和布线。综合是将用户电路转换为LUT、FF等原语级网表。装箱将LUT、FF等原语打包成Tile模块，比如CLB。布局则是将Tile级模块放置到合适的位置。布线作为最后一步，将Tile模块通过布线资源连接。装箱作为综合后的第一步，其结果影响着布局布线的质量。

早期FPGA的结构较简单，BLE由LUT与FF组成。针对此结构，BETZ V在1997年提出了VPACK算法，首先将LUT与FF打包成基本逻辑单元(BLE)，再将BLE打包成CLB。ROSE J在1999年提出了T-VPACK算法，在VPACK的基础上加入了时序优化，与VPACK相比，关键路径延时降低了7％，使用的通道数减少了12％。DPPACK在T-VPACK的代价函数中加入了曼哈顿距离，布局布线后比T-VPACK减少了16％的总线长以及8％的关键路径延时。

随着工艺的进步，FPGA的结构变得复杂，BLE中已经包含了可拆分LUT和可配置的FF，BLE之间加入了多路选择器以及加法器。针对复杂结构，Luu J在2014年提出了AAPACK算法，在装箱之前先进行预装箱，即先将原语打包成分子，再对分子进行装箱。RSVPACK算法是Travis Haroldsen在2016年提出的，针对XILINX V6架构，拉近了学术界与工业界的距离，但不具有通用性。BETZ V团队在2020年的VTR8.0中对AAPACK算法进行了改进，在种子选取、吸引力函数等方面进行了优化。

现代FPGA中不仅包含CLB和IO，还引入了DSP与RAM。随着DSP、RAM等模块的引入，用户设计的电路有了新的特性。这类原语的面积较大，是CLB的几倍或者几十倍甚至更高。原语的端口较多且端口之间关联性较差。

发明内容

本发明要解决的技术问题是：针对DSP和RAM的特性对装箱算法进行改进，一种用于FPGA芯片的装箱方法的方法。

为了解决上述技术问题，本发明提出的技术方案是：一种用于FPGA芯片的装箱方法，执行如下步骤：

1)归类特殊原语，将FPGA中的用户网表中符合特殊原语判定条件的DSP和RAM归类为特殊原语；

所述特殊原语判定条件，