[发明专利]分频电路

说明书

本发明涉及一种分频电路。该分频电路接收基准时钟信号输入，并包括除三单元和选择单元。除三单元用于根据所述基准时钟信号而产生频率是所述基准时钟信号的频率的1/3的多个除三信号。选择单元接收所述多个除三信号中的两个除三信号，并根据所述基准时钟信号而在所述多个除三信号中的两个除三信号之间选择，以产生第一选择信号。

技术领域

本发明涉及电子电路领域，特别是涉及一种分频电路。

背景技术

常用的分频电路一般以2分频为基础进行整数分频，而分数分频的电路设计方案面临着组合逻辑电路级数较多、延时较长、抖动较大等信号质量问题。特别是在电感电容压控振荡器(LC-VCO)/数控振荡(DCO)调频范围方面，2分频或更高分频的电路所产生的信号相较于例如1.5分频而言，LC-VCO/DCO还存在调频范围更大的问题。

发明内容

鉴于上述问题，本发明旨在提供一种高性能、低抖动、低延时的分频电路。

本发明的一方面的分频电路，该分频电路接收基准时钟信号输入，并可以包括除三单元和选择单元。除三单元用于根据基准时钟信号而产生频率是基准时钟信号的频率的1/3的多个除三信号。而选择单元接收多个除三信号中的两个除三信号，并根据基准时钟信号而在多个除三信号中的两个除三信号之间选择，以产生第一选择信号。

可选地，除三单元可以包括三分频产生模块和相位调制模块。三分频产生模块配置成根据基准时钟信号而产生频率是基准时钟信号的频率的1/3的多个除三信号。而相位调制模块配置成使选择单元的所接收的两个除三信号的相位适于被选择单元用来根据基准时钟信号而产生第一选择信号。

可选地，分频电路可以进一步包括多个传输门。多个传输门中的每个传输门配置成根据基准时钟信号的边沿变化而在高阻态和反相态两个状态之间交替。其中，高阻态使得传输门断开于分频电路，反相态使得传输门对输入其中的信号进行反相。

可选地，多个传输门中的每个传输门可以由通过各自的源极和漏极依次串联的第一PMOS、第二PMOS、第一NMOS和第二NMOS组成。其中，第一PMOS的源极接工作电压，第一PMOS的漏极接第二PMOS的源极，第二PMOS的漏极接第一NMOS的漏极，第一NMOS的源极接第二NMOS的漏极，第二NMOS的源极接地，第一PMOS和第二NMOS的共栅极作为传输门的输入端，第二PMOS和第一NMOS的共漏极作为传输门的输出端。

可选地，选择单元可以包括第一传输门和第二传输门。在第一传输门中，第一传输门的输入端接两个除三信号中的一个除三信号，第二PMOS的栅极接基准时钟信号的反相信号，第一NMOS的栅极接基准时钟信号。在第二传输门中，第二传输门的输入端接两个除三信号中的另一个除三信号，第二PMOS的栅极接基准时钟信号，第一NMOS的栅极接基准时钟信号的反相信号。第一传输门和第二传输门的输出端相连并作为选择单元的输出端而输出第一选择信号。

可选地，分频电路还可以包括占空比调整单元。占空比调整单元接收第一选择信号并且包括缓冲模块、与门电路、占空比检测模块、反馈模块。缓冲模块接收第一选择信号和下述反馈量的输入，并根据反馈量来对第一选择信号进行延迟，并将所延迟的第一选择信号输入到与门电路。与门电路的接收所延迟的第一选择信号和第一选择信号，并将两者的与运算结果信号输出到占空比检测模块。占空比检测模块检测与运算结果信号的占空比并将经检测的与运算结果信号输出到占空比调整单元的输出端。反馈模块根据占空比检测模块的检测结果而将反馈量输出返回到缓冲模块。