[发明专利]一种芯片仿真加速方法、装置、电子设备及存储介质

说明书

本申请涉及一种芯片仿真加速方法、装置、电子设备及存储介质，属于集成电路领域。该方法包括：获取综合网表、SDC约束文件和库文件；在完成物理布局布线之前，基于综合网表、SDC约束文件和库文件，模拟得到后仿真所需的SDF文件；根据SDF文件、综合网表进行后仿真模拟。该方法通过在完成物理布局布线之前，基于综合网表、SDC约束文件和库文件，提前模拟得到SDF文件，以便提前开展后仿真的调试和准备工作。提前开展后仿真，就意味着设计问题可能被提前发现，提前解决，也可以降低芯片开发的风险，也降低了因为设计问题导致流片时间推迟的风险。

技术领域

本申请属于集成电路领域，具体涉及一种芯片仿真加速方法、装置、电子设备及存储介质。

背景技术

根据芯片前后端开发流程，在设计人员将RTL(Register Transfer Level，寄存器传输级)代码完成之后，会由前端设计流程团队编写时序约束SDC(Synopsys DesignConstraints，设计约束文件)文件，然后进行综合(synthesis)工作，得到综合网表(netlist)。综合工作完成之后，再由验证团队完成物理布局布线(Place Route，PR)工作以及完成时序收敛(timing closure)相关操作，最终生成用于流片(tapeout)的GDS11文件(是一个数据库文件格式)，同时提供最终的后仿网表(post_netlist)与SDF(StandardDelay Format，标准延时格式)文件，验证团队需要根据此后仿网表、SDF文件以及ARL(Async Register List，为数字芯片设计中跨时钟域的第一拍寄存器的汇总名单)名单进行后仿真(post simulation)，其原理图如图1所示。需要说明的是，图1为异步芯片从RTL代码到完成后仿真的整体流程原理示意图，若为同步芯片，则后仿真时不需要ARL名单。

由于芯片后仿真的速度相对很慢，后仿真环境的建立与调试需要很多的时间；同时后仿真测试用例的调试也需要很长的时间。另一方面，从验证团队给出最终的后仿网表与SDF文件到流片，这中间的时间间隔会很短，留给后仿真的时间非常紧迫。而后仿真的时间会极大的影响芯片开发和流片的进度。

发明内容

鉴于此，本申请的目的在于提供一种芯片仿真加速方法、装置、电子设备及存储介质，以改善当前技术中由于后仿真的时间非常紧迫，容易导致流片时间推迟的问题。

本申请的实施例是这样实现的：

第一方面，本申请实施例提供了一种芯片仿真加速方法，包括：获取综合网表、SDC约束文件和库文件；在完成物理布局布线之前基于所述综合网表、所述SDC约束文件和所述库文件，模拟得到后仿真所需的SDF文件；根据所述SDF文件、所述综合网表进行后仿真模拟。

本申请实施例中，通过在完成物理布局布线之前，基于综合网表、SDC约束文件和库文件，提前模拟得到SDF文件，以便提前开展(相对于真正后仿真而言)后仿真的调试和准备工作。提前开展后仿真，就意味着设计问题可能被提前发现，提前解决，也可以降低芯片开发的风险，也降低了因为设计问题导致流片时间推迟的风险。结合第一方面实施例的一种可能的实施方式，基于所述综合网表、所述SDC约束文件和所述库文件，模拟得到后仿真所需的SDF文件，包括：利用分析工具对所述综合网表、所述SDC约束文件和所述库文件进行静态时序分析，获取所述综合网表中的各个寄存器的时序信息；对所述综合网表中不满足时序要求的寄存器进行时序修正，以使该寄存器的时序信息满足时序要求；根据时序修正后的综合网表，模拟得到后仿真所需的所述SDF文件。

本申请实施例中，通过对综合网表中不满足时序要求的寄存器进行时序修正，以使该寄存器的时序信息满足时序要求，之后根据时序修正后的综合网表，模拟得到后仿真所需的SDF文件，此文件中的延迟信息是满足时序要求的，能让内部的寄存器采样正确，验证人员可以使用该模拟的SDF文件提前进行后仿真的准备。