[发明专利]一种串行闪存设备的时序校准方法及系统

说明书

本发明提供一种串行闪存设备的时序校准方法及系统，包括：中央处理器控制闪存控制器根据自身保存的一第一采样参数在串行闪存设备的当前工作频率下读取第一数据；随后控制闪存控制器将串行闪存设备的当前工作频率调整为外部输入的期望工作频率；进而控制闪存控制器根据第二采样参数由串行闪存设备中读取第二数据，并在第二数据与第一数据不一致时根据期望工作频率对第二采样参数进行不断调整以延迟闪存控制器的采样时刻，直至第二数据与第一数据一致，则保存对应的第二采样参数。有益效果是使得闪存控制器能够支持更高的串行闪存设备的时钟频率上限、更宽的时钟频率范围、以及更多的存储器型号。

技术领域

本发明涉及集成电路芯片设计技术领域，尤其涉及一种串行闪存设备的时序校准方法及系统。

背景技术

SPI(Serial Peripheral Interface)即串行外设接口，SPI Flash是通过串行外设接口进行操作的Flash存储器。近些年，随着物联网概念的兴起，SPI Flash由于低成本、高可靠性、易于集成的特点使得越来越多的SoC(System on Chip，片上系统)芯片厂商选择将其与SoC合封在一起，而其中SoC与SPI Flash通信的重要桥梁就是闪存控制器。目前市面上SPI Flash支持的最大时钟频率普遍在100MHz左右，芯片设计者在设计闪存控制器与SPIFlash交互逻辑的过程中，一个重要的考量是保证闪存控制器能在尽量快的Flash时钟下与SPI Flash正常通信。但是，简单提高输出给SPI Flash的时钟频率是不可靠的，这是因为，SoC与SPI Flash作为合封在一起的两颗芯片，其连接导线引起的传输延时会大到无法轻易忽略的地步，当SPI Flash的时钟频率提高后，闪存控制器若仍使用默认的采样时间点，可能会无法采样到正确的数据。

对此，现有技术往往会从数字电路后端设计的角度出发，通过在闪存控制器与SPIFlash之间引入补偿电路，同时在布局布线过程中，使SoC与SPI Flash通信的引脚尽量靠近，以尽量减小由于导线引起的传输延迟。

上述的方法虽然能保证闪存控制器在较高的时钟频率下与SPI Flash进行正常通信，但缺点也是很明显的：这种方法严重依赖数字电路的后端布局布线，而且与SoC芯片工艺、Flash芯片工艺、SoC与Flash连接的导线材质和长度等因素强相关，通用性不强。例如，这种方案宣称在SoC 40nm工艺下，可以实现稳定的以120MHz接口速度读写SPI Flash，已经是目前主流SPI Flash所能达到的最高速度。然而，若因为某些因素需要更改制造工艺，或者数字后端部分无法做到理想的布局布线，均可能导致实际无法以支持的最高读写速度操作SPI Flash；或者，倘若以后市面上出现了最高时钟大于120MHz的SPI Flash，依照此思路设计的SoC可能就会面临需要重新优化芯片后端设计的境地。

发明内容

针对现有技术中存在的问题，本发明提供一种串行闪存设备的时序校准方法，所述串行闪存设备连接一片上系统，所述片上系统包括一闪存控制器和连接所述闪存控制器的一中央处理器；则所述时序校准方法包括：

步骤S1，在需要对所述串行闪存设备进行时序校准时，所述中央处理器控制所述闪存控制器根据自身保存的一第一采样参数在所述串行闪存设备的当前工作频率下读取一第一数据；

步骤S2，所述中央处理器控制所述闪存控制器将所述串行闪存设备的所述当前工作频率调整为一外部输入的期望工作频率；

步骤S3，所述中央处理器控制所述闪存控制器根据一第二采样参数由工作在所述期望工作频率的所述串行闪存设备中读取一第二数据，所述第二数据的地址范围与所述第一数据一致，并判断所述第二数据与所述第一数据是否一致：

若是，则保存对应的所述第二采样参数，随后退出；

若否，则转向步骤S4；

步骤S4，所述中央处理器根据所述期望工作频率对所述第二采样参数进行调整，以延迟所述闪存控制器的采样时刻，随后返回所述步骤S3。