[发明专利]在Si支柱上具有SiGe层的半导体装置

说明书

本公开涉及一种在Si支柱上具有SiGe层的半导体装置。一种方法包含：在硅衬底上外延生长SiGe层；蚀刻所述SiGe层及所述硅衬底以形成覆盖有所述SiGe层的有源区；第一次蚀刻形成于所述有源区的第一区上的所述SiGe层而不蚀刻形成于所述有源区的第二区上的所述SiGe层以形成第一沟槽；以及第二次蚀刻在所述第一沟槽的内壁上剩余的所述SiGe层。

技术领域

本公开大体上涉及半导体装置。明确来说，本公开涉及在Si支柱上具有SiGe层的半导体装置。

背景技术

DRAM的单元电容器及位线经由单元接触插塞及位线接触插塞分别连接到单元晶体管的源极/漏极区。扩大单元接触插塞与单元晶体管的源极/漏极区之间的接触范围的方法的实例是增加其中形成单元晶体管的每一硅支柱的平面大小而不增加硅支柱的布置间距的方法。然而，当每一硅支柱的平面大小增加而不增加硅支柱的布置间距时，存在特定硅支柱的位线接触插塞与其邻近硅支柱的单元接触插塞接触的风险。

发明内容

在一个方面中，本公开提供一种设备，其包括：有源区，其被STI区包围；第一接触插塞，其耦合到所述有源区的第一区；第二接触插塞，其耦合到所述有源区的第二区；以及SiGe层，其直接耦合到所述有源区的所述第二区及所述第二接触插塞。

在另一方面中，本公开提供一种方法，其包括：在硅衬底上外延生长SiGe层；蚀刻所述SiGe层及所述硅衬底以形成覆盖有所述SiGe层的有源区；第一次蚀刻形成于所述有源区的第一区上的所述SiGe层而不蚀刻形成于所述有源区的第二区上的所述SiGe层以形成第一沟槽；以及第二次蚀刻在所述第一沟槽的内壁上剩余的所述SiGe层。

在另一方面中，本公开提供一种方法，其包括：蚀刻硅衬底以形成有源区；在所述有源区上外延生长SiGe层；第一次蚀刻形成于所述有源区的第一区上的所述SiGe层而不蚀刻形成于所述有源区的第二区上的所述SiGe层以形成第一沟槽；以及第二次蚀刻在所述第一沟槽的内壁上剩余的所述SiGe层。

附图说明

图1A是根据本公开的半导体装置的示意性横截面，其对应于图3A到图10A中分别展示的线A-A；

图1B是根据本公开的半导体装置的示意性横截面，其对应于图3A到图10A中分别展示的线B-B；

图2是用于解释根据本公开的半导体装置的制造过程的示意性横截面；

图3A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图3B是沿着图3A中分别展示的线A-A的示意性横截面；

图4A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图4B是沿着图4A中分别展示的线A-A的示意性横截面；

图5A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图5B是沿着图5A中分别展示的线A-A的示意性横截面；

图6A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图6B是沿着图6A中分别展示的线A-A的示意性横截面；

图7A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图7B是沿着图7A中分别展示的线A-A的示意性横截面；

图8A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图8B是沿着图8A中分别展示的线A-A的示意性横截面；

图9A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图9B是沿着图9A中分别展示的线A-A的示意性横截面；

图10A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图10B是沿着图10A中分别展示的线A-A的示意性横截面；

图10C、10D及10F是沿着图10A中展示的线B-B的示意性横截面；