[发明专利]一种芯片可测性设计的方法

说明书

本发明涉及一种芯片可测性设计的方法，所述方法基于JTAG的可测性测试/调试系统装置，包括：激励模块，JTAG测试/调试端口，TAP控制器模块单元，指令解析模块单元，指令寄存器模块单元，目标模块输出MUX单元和对应目标模块单元。且本芯片可测性设计的方法能够分时复用地对多个对应目标模块进行测试或调试，该设计方法有三个特点：兼容通用标准协议；兼容大部分通用调试软件；允许多个调试工具对各自被调试模块或芯片的TAP控制器进行访问和调试，而不影响在其他模块或芯片进行调试操作。本发明基于通用协议接口进行测试调试，相比于已有的不兼容通用协议标准多个器件互联的方案，具有结构简单、通用性强、可扩展性强的特点。

技术领域

本发明涉及集成电路设计和测试的技术领域，尤其是指一种芯片可测性设计的方法。

背景技术

自20世纪80年代以来，规模较大的半导体生产商就开始利用DFT(可测性)技术来改善测试成本，降低测试复杂度。DFT技术与现代的EDA/ATE技术紧密地联系在一起，大幅度降低了测试对ATE资源的要求，便于集成电路产品的质量控制，提高产品的可制造型，降低产品的测试成本，缩短产品的制造周期。可控制性和可观测性是可测性设计中的重要概念。DFT的核心技术包含：扫描测试(SCAN)、存储器的内建自测(MBIST)、物理接口(PHY)的内建自测试(PHY BIST)、边界扫描测试(Boundary scan)，以及其他DFT技术，例如系统级封装(System in Package,SiP)芯片的可测性设计等。封装后的芯片是否符合设计意图，目前为止，扫描测试(SCAN)被认为是最理想的结构故障测试结构；存储器的内建自测(BIST)，通过在存储器周围加入额外的电路来产生片上测试向量并进行测试比较，完成对存储器的测试；边界扫描测试(Boundary scan)，在核心逻辑电路的输入和输出端口都增加一个寄存器，通过将这些IO上的寄存器连接起来，可以将数据串行输入被测单元，并且从相应端口串行读出；PHY BIST测试电路具有控制信号、数据自动生成功能和结果比较功能，输出物理接口测试结果。

系统级封装(System in Package,SiP)为将多个具有不同功能的有源电子元件与可选无源器件，以及诸如MEMS或者光学器件等其他器件优先组装到一起，实现一定功能的单个标准封装件，形成一个系统或者子系统。从架构上讲，SiP是将多种功能芯片，包括SoC、ADC、DAC、存储器、LDO等多类型功能芯片集成在一个封装内，以实现复杂的系统功能，从而给SiP的测试带来巨大的挑战，尤其是集成的各芯片工作频率越来越高、引脚越来越多时，更是如此。SiP的测试技术作为重的一个研究热点，取得了很多的研究成果。

JTAG作为一种为满足测试和调试而设计的标准，常常嵌入在大规模集成电路中，如SoC、CPU、DSP、FPGA等，所以SiP中的多个器件可能均含有JTAG接口；另外，JTAG的控制器通常可基于AXI总线格式，可以方便各模块间的集成和互联；因此能够复用JTAG接口成为一个较好的选择。

目前的基于JTAG接口的可测性技术都不兼容标准的JTAG协议，测试逻辑相对比较复杂，成本较高。目前已有的多个器件的JTAG互联的方案，比如菊花链(Daisy-Chain)结构、TLM(TAP Linking Module)连接和并行多TAP控制器互连调试结构等，这些测试架构均存在不同的缺点。本发明提供一种基于JTAG接口的芯片可测性设计方法，具有结构简单、兼容JTAG协议的特点。

发明内容

为解决上述技术问题，本发明的一种芯片可测性设计的方法，所述方法基于JTAG的可测性测试/调试系统装置，包括：激励模块，JTAG测试/调试端口，TAP控制器模块单元，指令解析模块单元，指令寄存器模块单元，目标模块输出MUX单元和对应目标模块单元；其特征是，包括如下步骤：

步骤S1：所述的JTAG测试调试端口用于接收激励模块产生的JTAG接口激励信号，和向激励模块发送JTAG TDO信号，TDO输出至激励模块中进行解析后，可用于进行对应目标模块单元的监控、分析、比较；