[发明专利]基于图神经网络的芯片布图规划方法、装置及存储介质

说明书

本发明提供了一种基于图神经网络的芯片布图规划方法、装置及存储介质，包括：生成具有最优模块布局的训练数据集；基于变分图自动编码器框架构建模块布局模型；用训练数据集训练模块布局模型，得到训练好的模块布局模型，使之学习到最优模块布局的关键特征；根据目标芯片的电路网表对目标芯片的电路进行电路划分，得到所有模块以及模块之间的互连信息；根据模块之间的互连信息，利用训练好的模块布局模型确定每个模块在目标芯片中的位置。本发明提供的布图规划方法相对传统的数学解析法或构造法具有更快的收敛速度和更强的线长优化能力。

技术领域

本发明涉及芯片设计领域，尤指一种基于图神经网络的芯片布图规划方法、装置及存储介质。

背景技术

布图规划(floorplan)是对电路主要功能模块在试验性布局中的图形表示，是超大规模集成电路物理设计中重要的一环，它的结果对后续的芯片布局与布线算法有直接影响。

布图规划主要是电路主要功能模块的布局。现有技术中，有一种模块级的布局算法是将模块的位置表示为序列对(sequence pair)或者B*树，然后再利用模拟退火法、遗传算法或者粒子群优化算法优化模块位置，从而得到理想的结果。这种方法的好处是，前者通过合理的表示降低了问题搜索空间的复杂度，后者能够跳出局部最优值，达到想要的结果，但是这需要特别长的运算时间才能得到。

还有一种典型的算法是解析法。解析法将带约束的可行性布图规划用一系列方程组来描述，通过数学规划的方式求解这一系列方程组，其中优化目标往往是线长最短，约束条件一般是模块不重叠且整个芯片中模块的密度不超过一定的阈值。该方法面对的主要挑战仍然是处理速度慢。

发明内容

本发明的目的是提供一种基于图神经网络的芯片布图规划方法、装置及存储介质，用于解决现有技术需要特别长的时间才能达到收敛，处理速度慢的问题。

本发明提供的技术方案如下：

一种基于图神经网络的芯片布图规划方法，包括：生成训练数据集，所述训练数据集的每份样本对应一种最优模块布局，所述样本包括对应的最优模块布局中模块之间的互连信息和各个模块的位置信息；所述最优模块布局为所有符合所述模块之间的互连信息的模块布局中互连总线长最短的布局；

基于变分图自动编码器框架构建模块布局模型，所述变分图自动编码器包括编码器和解码器，所述编码器将输入的模块之间的互连信息编码成为一个隐空间的分布，所述解码器根据从所述隐空间抽取的样本预测与所述输入的模块之间的互连信息对应的模块布局中各个模块的位置信息；

用所述训练数据集训练所述模块布局模型，得到训练好的模块布局模型；其中包括：计算所述模块布局模型针对所述训练数据集中每个样本的模块之间的互连信息预测的模块布局与所述样本对应的最优模块布局之间的重构损失；计算所述隐空间的分布与高斯分布之间的KL散度；将所述重构损失与所述KL散度组合成为所述模块布局模型的损失函数；

根据目标芯片的电路网表对所述目标芯片的电路进行电路划分，得到所有模块以及所述模块之间的互连信息；

根据所述模块之间的互连信息，利用所述训练好的模块布局模型确定每个模块在所述目标芯片中的位置。

在一些实施例中，所述训练数据集的每份样本的生成包括：

获取模块数n、每个模块的邻居数以及每个模块到各个邻居的连接数；

创建一个空的芯片区域，按照所述模块数n将所述芯片区域均匀分割成对应数量的子区域，每个子区域代表一个模块；

遍历所有模块，对每个模块执行以下操作：从距离最近的周边模块开始，按照距离增大的顺序确定所述模块的所有邻居，并按照距离越近的邻居分配的连接数越多的规则，分配所述模块到各个邻居的连接数。

在一些实施例中，所述获取每个模块的邻居数以及每个模块到各个邻居的连接数包括：