[发明专利]CDR控制环路频率校正方法、装置、环路和接收器

说明书

本申请涉及CDR控制环路频率校正方法、装置、环路和接收器，该方法包括：在接收器芯片上电工作后，获取寄存器中预存的控制字；利用控制字调节内部振荡器输出目标参考频率至CDR控制环路的PLL环路；在PLL环路完成锁定后，将压控振荡器输出的多路多相位时钟送入CDR控制环路的FD/PD环路；在FD/PD环路稳定后，对串并转换器输出的数据进行误码检测；若未检测到误码，则完成对FD/PD环路的频率校正。采用片内的环形振荡器来提供参考时钟，克服了参考时钟的频偏造成的FD/PD环路不能正常锁定的缺陷，在片内快速进行FD/PD环路的锁定，实现了高效的频率偏差校正的目的。

技术领域

本发明属于接口电路技术领域，涉及一种CDR控制环路频率校正方法、装置、环路和接收器。

背景技术

高速接口电路包括发送器和接收器两个部分，在各种数据传输场景中有着广泛应用。在接收器的芯片设计中，业界常用的高精度的石英晶体振荡器、高精度RC型振荡器以及LC-tank型振荡器产生参考时钟。而使用片内参考时钟的接收器芯片，片内参考时钟受工艺、电压和温度等环境因素影响较大，通常会有±20％以上的频率偏差。如此大的偏差超出了时钟数据恢复电路(Clock Data Recovery，CDR)内FD/PD(Frequency Detector/Phase Detector，鉴频器/鉴相器)环路可以接受的工作范围，此频率用在FD/PD环路上会造成环路失锁，进而无法完成时钟恢复和数据重定时。

对此，传统接收器的芯片设计技术中有使用片外参考频率、增加片外元件以及提供片内存储器对时钟进行校准等传统校准方式，对上述频率偏差进行校正。然而，在实现本发明的过程中，发明人发现在无法使用上述传统校准方式的实际应用环境中，存在着无法直接基于片内条件进行频率偏差校正的技术问题。

发明内容

针对上述传统方法中存在的问题，本发明提出了一种能够实现高效的频率偏差校正的CDR控制环路频率校正方法、一种CDR控制环路频率校正装置、一种CDR控制环路以及一种接收器。

为了实现上述目的，本发明实施例采用以下技术方案：

一方面，提供一种CDR控制环路频率校正方法，包括步骤：

在接收器芯片上电工作后，获取寄存器中预存的控制字；

利用控制字调节内部振荡器输出目标参考频率至CDR控制环路的PLL环路；

在PLL环路完成锁定后，将压控振荡器输出的多路多相位时钟送入CDR控制环路的FD/PD环路；

在FD/PD环路稳定后，对串并转换器输出的数据进行误码检测；

若未检测到误码，则完成对FD/PD环路的频率校正。

在其中一个实施例中，预存的控制字包括至少两个，各控制字分别对应不同的目标参考频率；

上述方法还包括步骤：

若检测到误码，则将寄存器中预存的下一个控制字送入内部振荡器；

返回利用控制字调节内部振荡器输出目标参考频率至CDR控制环路的PLL环路的步骤。

在其中一个实施例中，上述方法还包括步骤：

在遍历所有的控制字后，将所有未检测到误码所对应的控制字检出作为候选控制字；

从各候选控制字中，选取相应的目标参考频率居中的控制字作为最优控制字；最优控制字用于对CDR控制环路进行频率校正。

在其中一个实施例中，未检测到误码的判断方式为：

在串并转换器输出的数据中检测到同步码，并且在同步码后的设定时间段内从串并转换器输出的数据中未检测到误码，则确定误码检测结果为未检测到误码。