[发明专利]基于Split电容DAC的低功耗逐次逼近型模数转换器

权利要求书

1.一种基于Split电容DAC的低功耗逐次逼近型模数转换器，其特征在于，包括栅压自举开关模块、Split电容DAC、比较器模块和SAR逻辑控制模块；所述的栅压自举开关模块包括第一栅压自举型开关和第二栅压自举型开关，所述第一栅压自举型开关输入端与VIP输入信号端相连，所述第二栅压自举型开关输入端与VIN输入信号端相连；所述的栅压自举开关模块的输出端与所述Split电容DAC的输出端以及比较器模块的输入端相连，所述SAR逻辑控制模块分别与所述Split电容DAC的输入端以及比较器模块的输出端相连；

所述栅压自举开关模块，用来控制VIN输入信号和VIP输入信号的传输；

所述Split电容DAC，用来将来自SAR逻辑模块的数字码值通过电荷守恒和电容再分配转化为模拟电压值，并输出到所述比较器的两个输入端(VIP_COMP，VIN_COMP)；

所述比较器模块，用来比较所述VIN采样信号和所述VIP采样信号的电压，并输出比较结果；

所述SAR逻辑控制模块，根据比较器输出的结果将Split电容DAC中的二选一开关选通到对应的电压，以使Split电容DAC两个输出端(VIP_COMP，VIN_COMP)的电压值不断接近，最终得到12位的数字输出结果。

2.根据权利要求1所述的基于Split电容DAC的低功耗逐次逼近型模数转换器，其特征在于，

所述Split电容DAC包括：第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第五电容(C5)、第六电容(C6)、第七电容(C7)、第八电容(C8)、第九电容(C9)、第十电容(C10)、第十一电容(C11)、第十二电容(C12)、第十三电容(C13)、第十四电容(C14)、第十五电容(C15)、第十六电容(C16)，第十七电容(C17)、第十八电容(C18)、第十九电容(C19)、第二十电容(C20)、第二十一电容(C21)、第二十二电容(C22)、第二十三电容(C23)、第二十四电容(C24)、第二十五电容(C25)、第二十六电容(C26)、第二十七电容(C27)、第二十八电容(C28)、第二十九电容(C29)、第三十电容(C30)、第三十一电容(C31)、第三十二电容(C32)、第零二选一开关(SW0)、第一二选一开关(SW1)、第二二选一开关(SW2)、第三二选一开关(SW3)、第四二选一开关(SW4)、第五二选一开关(SW5)、第六二选一开关(SW6)、第七二选一开关(SW7)、第八二选一开关(SW8)、第九二选一开关(SW9)、第十二选一开关(SW10)、第十一二选一开关(SW11)、第十二二选一开关(SW12)、第十三二选一开关(SW13)、第十四二选一开关(SW14)、第十五二选一开关(SW15)、第十六二选一开关(SW16)、第十七二选一开关(SW17)、第十八二选一开关(SW18)、第十九二选一开关(SW19)、第二十选一开关(SW20)、第二十一选一开关(SW21)和第二十二二选一开关(SW22)；所述第零二选一开关(SW0)至第十一二选一开关(SW22)的控制端均与所述SAR逻辑控制模块的输出信号相连；

所述第三电容的下极板分别与所述第一电容的上极板、第二电容的上极板相连，所述第一电容的下极板与第零二选一开关的输出端相连，所述第二电容的下极板与第一二选一开关的输出端相连，所述第三电容的上极板分别与第四电容的上极板、第五电容的下极板相连，第四电容的下极板与第二二选一开关的输出端相连，第五电容的上极板分别与第六电容的上极板以及第七电容的下极板相连，第六电容的下极板与第三二选一开关的输出端相连，第七电容的上极板分别与第八电容的上极板以及第九电容的下极板相连，第八电容的下极板与第四开关的输出端相连，第九电容的上极板与分别与所述第十、第十一、第十二、第十三、第十四、第十五、第十六电容的上极板相连，第十电容的下极板与第五二选一开关的输出端相连，第十一电容的下极板与第六二选一开关的输出端相连，第十二电容的下极板与第七二选一开关的输出端相连，第十三电容的下极板与第八二选一开关的输出端相连，第十四电容的下极板与第九二选一开关的输出端相连，第十五电容的下极板与第十二选一开关的输出端相连，第十六电容的下极板与第十一二选一开关的输出端相连；所述第十七电容的下极板接地(GND)，所述第十七电容的上极板分别与第十八电容的上极板、十九电容的下极板相连，第十八电容的下极板与第十二二选一开关的输出端相连，第十九电容的上极板分别与第二十电容的上极板以及第二十一电容的下极板相连，第二十电容的下极板与第十三二选一开关的输出端相连，第二十一电容的上极板分别与第二十二电容的上极板以及第二十三电容的下极板相连，第二十二电容的下极板与第十四二选一开关的输出端相连，第二十三电容的上极板分别与第二十四电容的上极板以及第二十五电容的下极板相连，第二十四电容的下极板与第十五二选一开关的输出端相连，第二十五电容的上极板分别与第二十六、第二十七、第二十八、第二十九、第三十、第三十一、第三十二电容的上极板相连，第二十六电容的下极板与第十六二选一开关的输出端相连，第二十七电容的下极板与第十七二选一开关的输出端相连，第二十八电容的下极板与第十八二选一开关的输出端相连，第二十九电容的下极板与第十九二选一开关的输出端相连，第三十电容的下极板与第二十二选一开关的输出端相连，第三十一电容的下极板与第二十一二选一开关的输出端相连，第三十二电容的下极板与第二十二二选一开关的输出端相连；

所述第一栅压自举型开关和第二栅压自举型开关均包括第一反相器(INV1)、第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)、第五MOS管(M5)、第六MOS管(M6)、第七MOS管(M7)、第八MOS管(M8)、第三十三电容(C33)、第三十四电容(C34)；

所述第一反相器的输入端与采样控制信号输入端(SAMP)相连，第一反相器的输出端(NSAMP)分别与所述第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)和第六MOS管(M6)的栅极相连，所述第一MOS管(M1)的栅极和漏极与电源端口(AVDD)相连，该第一MOS管(M1)的源级与第二MOS管(M2)的漏极以及第四MOS管(M4)的漏极和衬底相连，所述第四MOS管(M4)的源级分别与所述第五MOS管(M5)、第七MOS管(M7)、第八MOS管(M8)的栅极以及第六MOS管(M6)的漏极相连，所述第二MOS管(M6)的源级与第三十三电容的上极板(C33)相连，该第三十三电容(C33)的下极板与第三MOS管(M3)的漏极和第五MOS管(M5)的源级相连，所述第三MOS(M3)管与第六MOS管(M6)的源级、第三十四电容(C34)的下极板以及地线端口(AGND)相连，所述第一栅压自举型开关的第五MOS管(M5)的漏极与第七MOS管(M7)的源级与输入信号端VIP相连，所述第二栅压自举型开关的第五MOS管(M5)的漏极与第七MOS管(M7)的源级与输入信号端VIN相连，第七MOS管(M7)的漏极与第八MOS管(M8)的源级以及第三十四电容(C34)的上极板相连，第八MOS管(M8)的漏极与输出端(VOUT)相连；

所述比较器模块，包括第九MOS管(M9)、第十MOS管(M10)、第十一MOS管(M11)、第十二MOS管(M12)、第十三MOS管(M13)、第十四MOS管(M14)、第十五MOS管(M15)、第十六MOS管(M16)、第十七MOS管(M17)、第十八MOS管(M18)、第十九MOS管(M19)、第二反相器(INV2)、第三反相器(INV3)、第一与非门(NAND1)和第二与非门(NAND2)；

所述第九MOS管(M9)、第十MOS管(M10)、第十四MOS管(M14)和第十五MOS管(M15)的源极与电源端口(AVDD)相连，所述第九MOS管(M9)的栅极和漏极与第十一MOS管(M11)的漏极以及第十四MOS管的栅极相连，第十一MOS管(M11)的栅极与比较器负输入端(VIN_COMP)相连，第十MOS管(M10)的栅极和漏极与第十二MOS管(M12)的漏极以及第十五MOS管的栅极相连，第十二MOS管(M12)的栅极与比较器正输入端(VIP_COMP)相连，第十一MOS管(M11)和十二MOS管(M12)的源级与第十三MOS管(M13)的漏极相连，第十三MOS管和第二十MOS管的源级与地线端口(AGND)相连，第十四MOS管(M14)的漏极与第十六、第十七MOS管(M16、M17)的漏极、第十八MOS管(M18)的栅极以及第三反相器(INV3)的输入端相连，第十五MOS管(M15)的漏极与第十八、第十九MOS管(M18、M19)的漏极、第十七MOS管(M17)的栅极以及第二反相器(INV2)的输入端相连，第十六、第十七、第十八、第十九MOS管的源级与第二十MOS管(M20)的漏极相连，第二反相器的输出端与第二与非门(NAND2)的第一输入端相连，第三反相器的输出端与第一与非门的第一输入端相连，第一与非门的输出端与第二与非门的第二输入端相连，第二与非门的输出端与比较器输出端以及第一与非门的第二输入端相连，比较器的输出端(Q)与SAR逻辑控制模块相连。