[发明专利]DDR双列直插式存储模块、存储系统及其操作方法

权利要求书

1.一种DDR双列直插式存储模块，其特征在于，包括：第一信道，所述第一信道包括第一组DRAM颗粒和与所述第一组DRAM颗粒对应的数据缓存器；所述数据缓存器用于在写操作中获取输入至所述第一信道的所有数据信号位，对输入的所有数据信号位中的数据进行ECC编码，产生新的ECC校验码，并将新的ECC校验码和所述所有数据信号位中的数据一起，发送给所述第一组DRAM颗粒；所述数据缓存器还用于在读操作中从所述第一组DRAM颗粒获取所述第一信道的所有数据信号位，进行ECC纠错；所述数据缓存器包括第一数据收发器、第二数据收发器、ECC编码器和ECC解码器；所述ECC编码器和所述ECC解码器分别连接在所述第一数据收发器和所述第二数据收发器之间，所述第二数据收发器连接所述第一组DRAM。

2.如权利要求1所述的DDR双列直插式存储模块，其特征在于，还包括第一Rank，所述第一组DRAM颗粒设置于所述第一Rank。

3.如权利要求2所述的DDR双列直插式存储模块，其特征在于，所述数据缓存器设置于所述第一Rank；所述第一Rank具有多个行位置，所述数据缓存器和所述第一组DRAM颗粒占据不同的行位置。

4.如权利要求2所述的DDR双列直插式存储模块，其特征在于，所述数据缓存器设置于所述第一Rank；所述第一Rank具有多个行位置，所述第一组DRAM颗粒占据所述多个行位置，所述数据缓存器占据所述第一组DRAM颗粒的一个或多个行位置。

5.如权利要求2所述的DDR双列直插式存储模块，其特征在于，还包括第二Rank，所述第二Rank设置在与所述第一Rank所在的面相反的面，所述第二Rank具有与所述第一组DRAM颗粒对应设置的第二组DRAM颗粒；所述数据缓存器还用于在写操作中将所述第一信道的所有数据信号位发送给所述第二组DRAM颗粒，以及在读操作中从所述第二组DRAM颗粒获取所述第一信道的所有数据信号位。

6.如权利要求2所述的DDR双列直插式存储模块，其特征在于，所述数据缓存器设置在与所述第一Rank所在的面相反的面。

7.如权利要求1所述的DDR双列直插式存储模块，其特征在于，所述数据缓存器用于在读操作中从所述第一组DRAM颗粒获取所述第一信道的所有数据信号位，解码并判断是否存在错码，以及在存在错码时，对数据信号进行纠错后再发送出去。

8.如权利要求1所述的DDR双列直插式存储模块，其特征在于，在写操作中，所述第一数据收发器在时钟信号触发下接收所述第一信道的所有数据信号位，所述ECC编码器对接收的所有数据信号位中的数据进行ECC编码，产生新的ECC校验码，并将新产生的ECC校验码和数据一起通过所述第二数据收发器发送给所述第一组DRAM颗粒。

9.如权利要求1所述的DDR双列直插式存储模块，其特征在于，在读操作中，所述第二数据收发器在时钟信号触发下接收所述第一信道的所述数据信号位，所述ECC解码器检测接收的所有数据信号位是否存在错码，如果存在错码，所述ECC解码器对数据信号进行纠错后，再通过所述第一数据收发器发送出去。