[发明专利]数据擦除方法、存储装置及存储系统

说明书

本申请的实施方式提供了一种数据擦除方法、存储装置及存储系统。存储装置包括具有多个存储串的存储块，每个存储串连接于位线和源极之间，并包括串联连接的多个存储单元，同一存储层的存储单元连接于同一条字线。非易失性存储装置的数据擦除方法包括：向源极施加擦除电压，以及在施加擦除电压的时间内，向至少一个存储层的字线依次施加多个不同电压，其中，多个不同电压中至少包括第一偏置电压，以及电压值大于第一偏置电压的补偿电压。本申请的实施方式可减缓由于擦除操作导致的存储装置老化。

技术领域

本申请的实施方式涉及半导体结构的设计及制造领域，更具体地，涉及一种数据擦除方法、存储装置及存储系统。

背景技术

当存储器件缩小到较小的裸片尺寸以减小制造成本并增加存储密度时，平面存储器单元的按比例缩放由于工艺技术限制和可靠性问题而面临挑战。三维存储器架构可以处理在平面存储器单元中的密度和性能限制。

在三维存储器中，可垂直地堆叠很多层存储器单元，以便可以极大地增加每单位面积的存储密度。为了进一步增加存储密度，可以垂直地堆叠多个层级，其中在每个层级中存在很多垂直堆叠的存储器单元。为了在具有多个层级的三维存储器中有效地读、写和擦除，每个层级可作为单独的存储器块被处理，即，每个层级可独立于其它层级被擦除。然而，随着对三维存储器性能的要求越来越高，擦除速度要求越来越快，对三维存储器的可靠性造成极高的风险。

发明内容

本申请的实施方式提供了一种可至少部分解决现有技术中存在的上述问题的数据擦除方法、存储装置及存储系统。

本申请的实施方式一方面提供了一种非易失性存储装置的数据擦除方法，其中，存储装置包括具有多个存储串的存储块，每个存储串连接于位线和源极之间，并包括串联连接的多个存储单元，同一存储层的存储单元连接于同一条字线，对于待擦除的存储块，方法包括：向源极施加擦除电压，以及在施加擦除电压的时间内，向至少一个存储层的字线依次施加多个不同电压，其中，多个不同电压中至少包括第一偏置电压，以及电压值大于第一偏置电压的补偿电压。

在本申请一些示例性实施方式中，依次施加的多个不同电压的电压值的变化趋势为从补偿电压递减至第一偏置电压。

在本申请一些示例性实施方式中，依次施加的多个不同电压的电压值的变化趋势为从补偿电压递减至第一偏置电压后递增。

在本申请一些示例性实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区；向至少一个存储层的字线依次施加多个不同电压包括：向多个存储区中靠近源极的第一存储区的存储层的字线依次施加多个不同电压；方法还包括：向除第一存储区以外的其他存储区的存储层的字线施加第二偏置电压，第二偏置电压小于补偿电压。

在本申请一些示例性实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区，至少两个存储区的存储层的字线被施加补偿电压和第一偏置电压，且被施加的补偿电压的电压值不同。

在本申请一些示例性实施方式中，存储串包括沟道结构，存储单元包括控制栅和沟道结构的被控制栅包围的部分；其中，存储层的字线被施加的补偿电压的电压值和沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈负相关关系。

在本申请一些示例性实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区，至少两个存储区的存储层的字线被施加补偿电压和第一偏置电压，且被施加第一偏置电压的时间长度不同。

在本申请一些示例性实施方式中，存储串包括沟道结构，存储单元包括控制栅和沟道结构的被控制栅包围的部分；其中，存储层的字线被施加第一偏置电压的时间长度与沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈正相关关系。

在本申请一些示例性实施方式中，第一偏置电压的电压值大于等于0V，小于等于1V。

在本申请一些示例性实施方式中，补偿电压的电压值小于擦除电压。