[发明专利]一种多比特输入与多比特权重乘累加的存内计算装置

说明书

本发明涉及一种多比特输入与多比特权重乘累加的存内计算装置，属于存内计算技术领域，包括多个存内计算子装置，各所述存内计算子装置均包括输入转换模块、权重阵列、数字时间转换器和计算单元；所述输入转换模块用于将多比特数字输入值转换为模拟电压；所述权重阵列与所述数字时间转换器连接；所述权重阵列用于提供多比特权重，所述数字时间转换器用于根据所述多比特权重和输入脉冲信号生成加权权重脉冲信号，所述计算单元用于对所述模拟电压和所述加权权重脉冲信号进行乘累加，将多比特数字输入值转换为模拟电压，根据多比特权重和输入脉冲信号生成加权权重脉冲信号，对模拟电压和加权权重脉冲信号进行乘累加，提高了计算速度。

技术领域

本发明涉及存内计算领域，特别是涉及一种多比特输入与多比特权重乘累加的存内计算装置。

背景技术

近年来，人工智能(AI)对高能效计算系统的需求日益增长，包括边缘智能及其应用，人工智能系统中的DNN需要大量的并行乘积(MAC)操作。在MAC操作过程中，处理单元(PE)和内存之间不可避免地要进行大量权重和中间输出的数据传输，这会导致不可避免的功耗和延迟，从而限制了某些AI应用，如电池供电的边缘设备。因此，出现了内存计算(CIM)体系结构，通过在模内存储器的位行(BL)上并发访问多个单元来执行节能的并行MAC操作。这大大减少了生成的中间数据量，并促进了高度并行计算。

传统存内计算实现按计算位宽可分为单比特和多比特。单比特输入乘单比特权重的计算方式效率较低，单个计算单元耗费的晶体管数量较多，且同一列过多单比特计算单元乘累加会导致模拟计算电压难以精确量化；而采用多比特计算在实现方法上通常采用多周期循环有限比特累加，这样导致完成多比特计算时间过长，在一定程度上对计算能效的提升并不大。

发明内容

本发明的目的是提供一种多比特输入与多比特权重乘累加的存内计算装置，提高了计算速度。

为实现上述目的，本发明提供了如下方案：

一种多比特输入与多比特权重乘累加的存内计算装置，包括多个存内计算子装置，各所述存内计算子装置均包括输入转换模块、权重阵列、数字时间转换器和计算单元；

所述输入转换模块用于将多比特数字输入值转换为模拟电压；所述权重阵列与所述数字时间转换器连接；所述权重阵列用于提供多比特权重，所述数字时间转换器用于根据所述多比特权重和输入脉冲信号生成加权权重脉冲信号，所述计算单元用于对所述模拟电压和所述加权权重脉冲信号进行乘累加。

可选地，所述输入转换模块包括第一控制信号、第二控制信号、选择信号、电容Cx、晶体管P1、晶体管N1和多个子电路；

所述晶体管P1的栅极连接所述第一控制信号，所述晶体管P1的源极连接电源VDD，所述晶体管N1的栅极连接所述第二控制信号，所述晶体管N1的源极连接电容Cx的一端，电容Cx的另一端连接地电位VSS，所述晶体管P1的漏极和所述晶体管N1的漏极之间的连接线为预充线，所述预充线上并联多个所述子电路；所述子电路的数量与所述数字输入值的比特数相同，各子电路均包括一个晶体管和一个耦合电容；第i个子电路上，晶体管Mi-1的漏极连接所述预充线，晶体管Mi-1的栅极连接比特位IN[i-1]，晶体管Mi-1的源极连接耦合电容Ci-1的一端，耦合电容Ci-1的另一端连接地电位VSS；i∈[1,K]，K为数字输入值的比特数；所述选择信号连接晶体管MK，晶体管MK的漏极连接所述预充线，晶体管MK的源极连接耦合电容CK的一端，耦合电容CK的另一端接地电位VSS；所述晶体管N1的源极为所述输入转换模块的输出端；

耦合电容Ci与电容Cx的电容比值为2ⁱ：1，耦合电容CK与电容Cx的电容比值为2^K：1；

所述第一控制信号和所述第二控制信号用于控制耦合电容CK和各耦合电容Ci的充电和放电；所述选择信号在所述输入转换模块进行输入转换时为高电平。

可选地，所述数字输入值为4比特数字输入值。