[发明专利]一种多比特输入与多比特权重乘累加的存内计算装置

权利要求书

1.一种多比特输入与多比特权重乘累加的存内计算装置，其特征在于，包括多个存内计算子装置，各所述存内计算子装置均包括输入转换模块、权重阵列、数字时间转换器和计算单元；

所述输入转换模块用于将多比特数字输入值转换为模拟电压；所述权重阵列与所述数字时间转换器连接；所述权重阵列用于提供多比特权重，所述数字时间转换器用于根据所述多比特权重和输入脉冲信号生成加权权重脉冲信号，所述计算单元用于对所述模拟电压和所述加权权重脉冲信号进行乘累加。

2.根据权利要求1所述的多比特输入与多比特权重乘累加的存内计算装置，其特征在于，所述输入转换模块包括第一控制信号、第二控制信号、选择信号、电容Cx、晶体管P1、晶体管N1和多个子电路；

所述晶体管P1的栅极连接所述第一控制信号，所述晶体管P1的源极连接电源VDD，所述晶体管N1的栅极连接所述第二控制信号，所述晶体管N1的源极连接电容Cx的一端，电容Cx的另一端连接地电位VSS，所述晶体管P1的漏极和所述晶体管N1的漏极之间的连接线为预充线，所述预充线上并联多个所述子电路；所述子电路的数量与所述数字输入值的比特数相同，各子电路均包括一个晶体管和一个耦合电容；第i个子电路上，晶体管Mi-1的漏极连接所述预充线，晶体管Mi-1的栅极连接比特位IN[i-1]，晶体管Mi-1的源极连接耦合电容Ci-1的一端，耦合电容Ci-1的另一端连接地电位VSS；i∈[1,K]，K为数字输入值的比特数；所述选择信号连接晶体管MK，晶体管MK的漏极连接所述预充线，晶体管MK的源极连接耦合电容CK的一端，耦合电容CK的另一端接地电位VSS；所述晶体管N1的源极为所述输入转换模块的输出端；

耦合电容Ci与电容Cx的电容比值为2ⁱ：1，耦合电容CK与电容Cx的电容比值为2^K：1；

所述第一控制信号和所述第二控制信号用于控制耦合电容CK和各耦合电容Ci的充电和放电；所述选择信号在所述输入转换模块进行输入转换时为高电平。

3.根据权利要求2所述的多比特输入与多比特权重乘累加的存内计算装置，其特征在于，所述数字输入值为4比特数字输入值。

4.根据权利要求1所述的多比特输入与多比特权重乘累加的存内计算装置，其特征在于，所述权重阵列包括多个矩阵式排列的SRAM阵列，各列SRAM中SRAM的权重存储节点均连接到所述数字时间转换器的权重输入端。

5.根据权利要求4所述的多比特输入与多比特权重乘累加的存内计算装置，其特征在于，所述数字时间转换器包括一个或门和多个串联的延时选择模块，每个延时选择模块均包括一个延时单元和一个选择器；延时选择模块的数量与所述SRAM阵列的列数相同，每个延时选择模块对应连接所述SRAM阵列中一列的权重输入；

各延时选择模块中，延时单元的输入端和选择器的第一输入端连接作为所述延时选择模块的输入端，所述延时单元的输出端连接所述选择器的第二输入端，所述选择器的第三输入端连接对应权重输入，所述选择器的输出端连接下一个延时选择模块的输入端；多个串联的延时选择模块中第一个延时选择模块的输入端连接所述输入脉冲信号，最后一个延时选择模块的输出端连接所述或门的第一输入端，所述或门的第二输入端连接所述输入脉冲信号，所述或门的输出为延时选择模块的输出；

多个串联的延时选择模块中，从第一个延时选择模块到最后一个延时选择模块的延时单元的延时时间成倍递减。

6.根据权利要求4所述的多比特输入与多比特权重乘累加的存内计算装置，其特征在于，所述SRAM阵列为4列32行的SRAM阵列；所述SRAM阵列中SRAM为6T-SRAM。

7.根据权利要求5所述的多比特输入与多比特权重乘累加的存内计算装置，其特征在于，各延时单元均包括基本延时单元，所述基本延时单元包括4个依次连接的反相器，各延时单元的延时时间通过串联所述基本延时单元的数量确定。