[发明专利]存储系统及其操作方法

说明书

本发明公开了一种存储系统及其操作方法。该系统中的DDR5DIMM包括第一子通道；第一子通道包括第一组数据缓存器和第一组DRAM芯片；第一组数据缓存器(DB)用于以第一速率通过第一组数据总线获取第一数据和第一ECC码，还用于以第二速率通过第二组数据总线将所述第一数据和所述第一ECC码存储至所述第一组DRAM芯片。第一组数据缓存器包括多个数据缓存器，第一组DRAM芯片包括多个DRAM芯片组，第一组数据总线包括多个主机侧数据总线，第二组数据总线包括多个存储侧数据总线；主机侧数据总线、数据缓存器、存储侧数据总线和DRAM芯片组一一对应。本发明支持chipkill ECC功能，且芯片使用量少，成本和功耗低。

技术领域

本发明属于存储器技术领域，更具体地，涉及一种存储系统及其操作方法。

背景技术

DDR5是第五代DDR SDRAM的简称，当前的双倍速率同步动态随机存取存储器(Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)标准适用于DDR5存储器，并提供一个可支持双列直插式存储模块(Dual-in-line Memory Module，DIMM)设备的通道，其最高速率为3200MHz或者6400MT/s，在时钟的上升沿和下降沿记录数据。

chipkill这个术语传统上指的是纠正内存中多个位错误的能力，其中多个位错误是内存设备的总线宽度。例如，对于4或8位宽的SDRAM，支持chipkill功能的系统将能够纠正内存设备中的4或8位宽错误。因此，在支持chipkill的系统中，以×4或×8配置组织的整个SDRAM的芯片故障将不会导致系统故障。

DDR5内存标准的目标是至少将DDR4的最大速率提高一倍，以达到6400MT/s，甚至8400MI/s，同时保证高的可靠性并降低成本和功耗。但现有技术中的DDR4/DDR5混合DIMM不具有chipkill功能，错误检测占用了较大的存储开销，且单次访问需要激活的芯片数量较多，导致无法满足可靠性、成本和功耗的要求。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种存储系统及其操作方法，具有两倍于普通DDR5 DIMM的带宽，支持chipkill ECC(Error Correcting Code，纠错码)功能，且芯片使用量少，成本和功耗低。

为实现上述目的，按照本发明的一个方面，提供了一种DDR5 DIMM，包括第一子通道；第一子通道包括第一组数据缓存器和第一组DRAM芯片；第一组数据缓存器用于以第一速率通过第一组数据总线获取第一数据和第一ECC码，还用于以第二速率通过第二组数据总线将第一数据和第一ECC码存储至第一组DRAM芯片；第一组数据缓存器包括多个数据缓存器，第一组DRAM芯片包括多个DRAM芯片组，第一组数据总线包括多个主机侧数据总线，第二组数据总线包括多个存储侧数据总线；主机侧数据总线、数据缓存器、存储侧数据总线和DRAM芯片组一一对应。

在一些实施方式中，第一数据包括第一部分和第二部分，第一ECC码包括第一ECC数据和第二ECC数据；第一组数据缓存器用于在时钟的上升沿获取第一部分和第一ECC数据，还用于在时钟的下降沿获取第二部分和第二ECC数据；第一部分和第二部分均包括连续的多个半字节数据。

在一些实施方式中，第一组DRAM芯片均为×4 DRAM芯片，第一ECC数据和第二ECC数据的长度均为半字节；多个数据缓存器中的每一个用于在时钟的上升沿获取第一部分中的2个半字节数据或第一ECC数据，还用于在时钟的下降沿获取第二部分中的2个半字节数据或第二ECC数据，还用于将获取的第一部分中的2个半字节数据和第二部分中的2个半字节数据存储至对应的DRAM芯片组，或者将获取的第一ECC数据和第二ECC数据存储至对应的DRAM芯片组。

在一些实施方式中，DRAM芯片组中的每一个DRAM芯片存储1个半字节数据，或者DRAM芯片组中的每一个DRAM芯片存储第一ECC数据或者第二ECC数据。