[发明专利]一种高集成度纳米墙集成电路结构

说明书

该发明公开了一种高集成度纳米墙集成电路结构，涉及微电子技术和集成电路(IC)领域。基于与传统IC中MOSFET不同的器件物理原理，该发明提出一种具有高集成度的纳米墙集成电路单元结构(Nano‑Wall FET，简称NWaFET)。NWaFET可以提高IC的集成度、显著缩短沟道长度、提高器件沟道宽长比调整的灵活性，节约芯片面积。

技术领域

本发明涉及微电子技术和集成电路领域。

背景技术

传统平面MOSFET结构在22nm之后逐步被三维的FINFET所取代。FINFET由美国加州大学伯克利分校的胡正明教授于2000年左右正式发表论文提出；FINFET的沟道区域是一个被栅极三面包裹的鳍状半导体，三面栅结构增强了栅控能力，有效的抑制了短沟道效应，使得摩尔定律得以延续。沿着FINFET三面栅结构的思路，在5nm节点以后,人们提出了四面栅结构的GAAFET(栅极全包围场效应晶体管)结构。

MOSFET分为N型和P型，N型的沟道载流子为电子，P型的沟道载流子为空穴，而电子迁移率约是空穴迁移率的3倍，所以在CMOS工艺中，为了形成对称的互补电特性，在相同沟道长度条件下，每个PMOS的沟道宽度是NMOS宽度的3倍。在传统平面MOSFET中，常使用折叠栅的方法展宽沟道，在FINFET中，则大多由3个PMOS并联的方法实现，两者都大大增加了集成电路的面积，限制了集成度的提高。

DIBL(漏极诱生势垒降低)效应是平面MOSFET进入小于22nm工艺节点以后，阻止其进一步缩小的主要问题。近十年来，人们采用了FDSOI、FINFET和GAAFET等方法，在“等比例缩小”基础上，利用MOS栅极作用，使沟道区“全耗尽”的方法，来克服短沟道MOSFET的DIBL效应，基于全耗尽理论的FINFET和GAAFET必须要将沟道区三面或四面包裹，才能实现MOSFET功能。以NMOSFET为例，全耗尽原理要求P-Well为本征或低掺杂；其带来的负面效果是：第一，需要用栅极包裹硅沟道区，从而降低了集成度；第二，MOSFET的宽长比调整很不方便，就FINFET而言，在Fin的高度、宽度被工艺固化、L_ch已经是最小的条件下，想要增加宽长比只能采用多管并联方式。多管并联意味着宽长比是以成倍增加的方式实现的。这对需精确控制宽长比的模拟IC而言，无疑是十分不方便的。

传统的MOSFET，包括平面MOSFET、SOIFET、FINFET和GAAFET等，结构决定了，以NMOSFET为例，P-Well的掺杂浓度是远低于源漏区浓度的。即便轻掺杂源漏区(LDD)存在，也不能本质改变这种状况。因为，“轻掺杂源漏区”术语中所指“轻掺杂”是对重掺杂源漏区而言。LDD的掺杂浓度一定是高于P-Well掺杂浓度的。这是由硅栅源漏自对准离子注入(含退火)工艺决定的。PN结的雪崩击穿电压是由低掺杂浓度一侧决定，也就是说，P-Well浓度和沟道长度L_ch决定了传统MOSFET的雪崩击穿电压BV_DS。正因如此，IEEE IRDS预测了：今后，摩尔定律前进的速度会越来越慢，单个晶体管的栅极长度L_ch将缓慢缩小，直至2028年，L_ch缩小到12nm，此后，L_ch将不再能缩小。在28nm工艺节点以前，L_ch一直可以随特征尺寸L_f而减小，所以IC的集成度每18～24个月翻一倍。这是摩尔定律最核心内容。2028年,进入1.5纳米工艺节点后，L_ch不能再缩小；这意味着摩尔定律届时寿终正寝。由于MOSFET的工作频率f_o～1/L_ch²，这意味着现有的FINFET和GAAFET高频应用受限。

发明内容

本发明旨在提供一种集成度优于FinFET和GAAFET、最短沟道长度L_ch显著短于FinFET和GAAFET以及MOSFET栅极宽长比调节的方便性明显优于FinFET和GAAFET的IC基本结构,我们称之为一种具有高集成度的纳米墙集成电路单元结构(Nano-Wall FET，简称NWaFET)。