[发明专利]一种高集成度纳米墙集成电路结构有效
| 申请号： | 202210413345.4 | 申请日： | 2022-04-20 |
| 公开（公告）号： | CN114899235B | 公开（公告）日： | 2023-06-13 |
| 发明（设计）人： | 廖永波;刘金铭;李平;杨智尧;刘仰猛;刘玉婷 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L21/336;H01L29/06;H01L29/08 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 611731 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | |||
| 搜索关键词： | 一种 集成度 纳米 集成电路 结构 | ||
1.一种高集成度纳米墙集成电路(NWaFET)结构，其特征在于，在该结构最下方为一个P-Well硅单晶半导体区域(105)，在该P-Well硅单晶半导体区域(105)上部形成有NWaFET的硅单晶N+漏极区域(104)；在该N+漏极区域(104)上方有N-硅单晶或窄禁带赝晶漏极区域(103)；在该N-漏极区域(103)上方是P+型沟道半导体区(102)；在该P+型沟道半导体区(102)上方是N+窄禁带多晶半导体源极区域(101)；所述N+漏极区域104包括上部和下部，下部宽于上部，下部的下表面和侧面被P-Well(105)包围，在上述N+漏极区域(104)上部、N-漏极区域(103)、P+型沟道半导体区(102)以及N+窄禁带多晶半导体源极区域(101)的侧面设置有沟槽，沟槽的下表面低于N-漏极区域(103)和N+漏极区域(104)的界面，高于N+漏极区域(104)的下表面；沟槽内填充栅电极(106)和绝缘栅介质(107)；栅电极(106)由重掺杂多晶或耐熔金属硅化物或耐熔金属或他们的组合体构成；绝缘栅介质(107)用于隔离栅电极(106)和其他半导体区；漏电极(108)设置于N+窄禁带多晶半导体源极区域(101)、P+型沟道半导体区(102)、N-漏极区域(103)以及N+漏极区域(104)的侧面；绝缘材料(109)使得漏电极(108)与N+源极(101)、P+型沟道半导体区(102)以及N-漏极(103)区域隔离；漏电极(108)与N+漏极区域(104)接触，该接触面低于N-漏极区域(103)和N+漏极区域(104)的界面。
2.一种高集成度纳米墙集成电路结构，其特征在于，在该结构最下方为一个P-Well硅单晶半导体区域(105)，在该P-Well硅单晶半导体区域(105)上部形成有NWaFET的N+硅单晶漏极区域(104)；在该N+漏极区域(104)上方有N-硅单晶或窄禁带赝晶漏极区域(103)；在该N-漏极区域(103)上方有P+型沟道半导体区(102)；在该P+型沟道半导体区(102)上方是N+窄禁带多晶半导体源极区域(101)；所述硅单晶N+漏极区域(104)包括上部和下部，下部宽于上部，下部的下表面和侧面被P-Well(105)包围，在上述N+漏极区域(104)上部、N-漏极区域(103)、P+型沟道半导体区(102)以及N+窄禁带多晶半导体源极区域(101)的侧面设置有沟槽，沟槽的下表面低于P+型沟道半导体区(102)和N-漏极区域(103)的界面，高于N-漏极区域(103)和N+漏极区域(104)的界面；沟槽内填充栅电极(106)和绝缘栅介质(107)；栅电极(106)由重掺杂多晶或耐熔金属硅化物或耐熔金属或他们的组合体构成；绝缘栅介质(107)用于隔离栅电极(106)和其他半导体区；漏电极(108)设置于N+源极区域(101)、P+型沟道半导体区(102)、N-漏极区域(103)以及N+漏极区域(104)的侧面；绝缘材料(109)使得漏电极(108)与N+源极区域(101)、P+型沟道半导体区(102)以及N-漏极(103)区域隔离；漏电极(108)与N+漏极区域(104)接触，该接触面低于N-漏极区域(103)和N+漏极区域(104)的界面。
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