[发明专利]一种实现低谐波数据加权平均算法的电路模块及Delta-Sigma调制器

说明书

本发明公开了一种实现低谐波数据加权平均算法的电路模块及Delta‑Sigma调制器，该电路模块包括：温度计译码器，用于将输入的3位二进制码转化成8位温度计码；周期性随机信号发生器，用于每隔M个时钟产生一个随机信号；三输入模加法器，用于将当前时钟的输入二进制码、周期性随机信号发生器的输出及上一时钟的地址指针相加后对8求余，生成新的地址指针，以控制桶型移位寄存器的移位操作；D触发器；桶型移位寄存器，用于根据当前时钟的地址指针ptr[2:0]对输入的温度计码进行相应的移位操作，并将移位后的数据输出给1‑bitDAC单元。本发明结构简单，并且能够在不明显增加噪底的前提下有效抑制传统数据加权平均电路模块的输出谐波，提高了系统的线性度。

技术领域

本发明属于集成电路设计技术领域，特别是涉及一种实现低谐波数据加权平均算法的电路模块及Delta-Sigma调制器。

背景技术

数据转换器是现代信号处理系统中极其重要的模块，同时也是限制整个系统信号处理能力的瓶颈所在。考虑到转换器电路实现中模拟元件的匹配精度，传统的奈奎斯特转换器只能达到中等的有效位数(ENOB)，一般小于14位。精心的布局、更好的工艺技术和校正技术可以将这些转换器的性能提高到近乎完美的水平，但同时也大大增加了成本。在这种情况下，过采样Delta-Sigma转换器结构由于其高分辨率、对电路非理想性不敏感和低成本等优点而经常受到青睐。

虽然单比特Delta-Sigma调制器曾经是早期数据转换器的主要选择，但现在多比特Delta-Sigma调制器正成为的主要选择。给定一个小的输入信号，如-60dBFS的输入，多比特调制器的输出主要集中在零码电平附近，相邻电平很少，而单比特调制器的输出在最大值和最小值之间波动，这种波动使得单比特调制器产生更大的量化噪声。除了具有较低的噪声外，相同阶数下，多比特调制器与单比特调制器相比具有更好的稳定性。因此，尽管单比特调制器具有固有的良好的线性度，但在高端数据转换器中多位调制器是首选。

尽管多比特量化提高了Delta-Sigma转换器的稳定性和信噪比，但在实际的电路实现过程中，由于制造工艺的限制，由模拟器件构成的DAC单元无法完全匹配，这样，DAC单元的失配就以非线性误差的形式转移至调制环路中，影响调制器的信噪比等各项性能。因此，为了保证调制器的高精度，一般采用动态元素匹配(DEM)技术对非线性误差进行抑制或补偿。在众多DEM技术中，数据加权平均(DWA)因其实现简单而被广泛使用。

图1是以三比特量化(8个DAC单元)为例的传统DWA算法的示意图。八个量化单元编号分别为1～8，Input一栏为输入信号，Pointer一栏为地址指针位置(初始值为1)，当前时钟周期的指针位置等于上一时钟周期的指针位置与输入信号求和后对8求余。当第一个输出信号为3时，DWA选通单元1～3，地址指针变为4；当第二个输入信号为2时，继续选通4～5反馈单元，地址指针变为6；当下一个输入信号为6时，DWA则选通单元6～8，并循环至八个DAC单元之首，重新选择1～3单元，地址指针变为4。以此类推进行反馈单元的循环选择，对应于每个输入信号而被选择的DAC单元用阴影的方式表示于图中。

当输入信号的频率过小并接近直流时，传统DWA技术的局限就有所显现。参见图2，依旧以上述的三比特量化为例，当输入信号持续为2时，DAC单元会出现如下规律性选择：(1,2)，(3,4)，(5,6)，(7,8)……如此循环往复，当考虑DAC单元的不匹配误差时，由于选择单元的规律性，不匹配误差也呈规律性出现于DWA单元的输出信号中，这种规律在频谱上以谐波的形式影响着调制器的精度。

因此，为了抑制这种由于规律性选择反馈单元所引入的谐波，需要对传统DWA技术进行改进。

发明内容

本发明旨在提供一种实现低谐波数据加权平均算法的电路模块，以解决上述问题。为此，本本发明采样的技术方案如下：

根据本发明的一方面，提供了一种实现低谐波数据加权平均算法的电路模块，该电路模块包括：