[发明专利]应用于高速ADC输入缓冲器的自适应电流产生电路及方法

权利要求书

1.一种应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，包括：

反相器驱动链，采集所述输入缓冲器的输入模拟信号，并将所述输入模拟信号转换为第一时钟信号；

分频器，接收所述第一时钟信号，对所述第一时钟信号进行分频处理，得到第二时钟信号；

频率检测器，接收参考时钟信号和所述第二时钟信号，对所述第二时钟信号进行频率检测，得到鉴频输出信号；

低通滤波器，接收所述鉴频输出信号，将所述鉴频输出信号转换为直流形式的鉴频电压；

静态比较器组，接收所述鉴频电压和N个不同大小的参考电压，将所述鉴频电压与N个所述参考电压分别进行比较，得到N位数字码；

可控电流镜，接收N位所述数字码，在N位所述数字码的控制下为所述输入缓冲器提供大小可调的输入电流；

其中，N为大于等于2的整数。

2.根据权利要求1所述的应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，所述反相器驱动链包括：

第一反相单元，接所述输入模拟信号的一端，进行连续M次反相，得到并输出所述第一时钟信号；

第二反相单元，接所述输入模拟信号的另一端，进行一次反相，悬空不输出；

其中，M为大于等于2的整数。

3.根据权利要求2所述的应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，所述第一反相单元包括M个依次级联的CMOS反相器，所述第二反相单元包括一个CMOS反相器。

4.根据权利要求3所述的应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，在所述第一反相单元中，M个依次级联的所述CMOS反相器中的NMOS管的宽长比以S为公比呈等比数列分布，M个依次级联的所述CMOS反相器中的PMOS管的宽长比以S为公比呈等比数列分布，其中，S为大于等于2的整数。

5.根据权利要求4所述的应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，所述分频器包括L个依次级联的D触发器，第i个所述D触发器的正向输出端接第i+1个所述D触发器的时钟端，第j个所述D触发器的反向输出端接第j个所述D触发器的输入端，第一个所述D触发器的时钟端接所述第一时钟信号，第L个所述D触发器的正向输出端输出所述第二时钟信号，其中，L为大于等于2的整数，i为1～L-1的整数，j为1～L的整数。

6.根据权利要求5所述的应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，所述第二时钟信号的频率小于等于所述参考时钟信号频率的一半。

7.根据权利要求6所述的应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，所述频率检测器包括第一反相器、第二反相器、第三反相器、延时反相器链、或非门、第一与非门、第二与非门、第三与非门、第四与非门及RS触发器，所述第一反相器的输入端接所述参考时钟信号，所述第一反相器的输出端接所述第一与非门的第一输入端，所述第一与非门的输出端接所述或非门的第一输入端，所述或非门的输出端经依次串接的所述第二反相器、所述延时反相器链、所述第三反相器后接所述第一与非门的第二输入端，所述第二与非门的第一输入端接所述第二时钟信号，所述第二与非门的输出端接所述RS触发器的直接置位端，所述第二与非门的输出端还接所述第三与非门的第一输入端和所述第四与非门的第一输入端，所述RS触发器的直接复位端接所述第一与非门的第二输入端，所述RS触发器的正向输出端接所述第三与非门的第二输入端，所述第三与非门的输出端接所述或非门的第二输入端，所述RS触发器的正向输出端还接所述第四与非门的第二输入端，所述第四与非门的输出端接所述第二与非门的第二输入端，所述第四与非门的输出端输出所述鉴频输出信号。

8.根据权利要求7所述的应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，所述静态比较器组包括N个并行设置的比较器，N个所述比较器的同相输入端分别接所述鉴频电压，N个所述比较器的反相输入端与N个所述参考电压一一对应连接，每个所述比较器的输出端输出一位数字码。