[发明专利]基于3D-IC的存储架构

说明书

本申请提供了一种基于3D‑IC的存储架构，该存储架构包括逻辑芯片、一致性链路接口、存储阵列以及键合区域，其中，逻辑芯片设置有第一凹槽；一致性链路接口设置于第一凹槽中；存储阵列位于逻辑芯片的一侧；键合区域位于逻辑芯片以及存储阵列之间，键合区域用于连接逻辑芯片以及存储阵列；其中，一致性链路接口用于与终端通信，使得终端以缓存一致性的方式访问存储阵列。本申请保证了存储架构存储访问的功耗较低，系统能效比较高，且本申请实现了终端与存储阵列之间的缓存一致的访问方式。

技术领域

本申请涉及存储器领域，具体而言，涉及一种基于3D-IC(3Dimension-IntegratedCircuit，三维集成技术)的存储架构。

背景技术

随着应用计算规模的快速增大，存储器需要处理大量的数据，对于带宽的需求也越来越大。目前为了提高内存访问带宽，容量等瓶颈，已经定义了DDR5标准，基于DRAM(Dynamic Random Access Memory，动态随机存取存储器)工艺，GDDR6系列显存提供了高带宽；通过TSV(Through-Silicon-Via，硅通孔技术)，HBM(High Bandwidth Memory，高带宽存储器)也提供了高带宽。以上技术均可缓解带宽瓶颈，但是也带来了功耗问题。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种基于3D-IC的存储架构，以解决现有技术中存储器的功耗较大的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种基于3D-IC的存储架构，包括逻辑芯片、一致性链路接口、存储阵列以及键合区域，其中，所述逻辑芯片设置有第一凹槽；所述一致性链路接口设置于所述第一凹槽中；所述存储阵列位于所述逻辑芯片的一侧；所述键合区域位于所述逻辑芯片以及所述存储阵列之间，所述键合区域用于连接所述逻辑芯片以及所述存储阵列；其中，所述一致性链路接口用于与终端通信，使得所述终端以缓存一致性的方式访问所述存储阵列。

可选地，所述存储架构还包括内存控制器，所述内存控制器设置于所述逻辑芯片中，所述一致性链路接口用于接收所述终端发送的数据，对所述数据进行一致性处理并将一致性处理后的所述数据传输至所述逻辑芯片，所述内存控制器用于控制所述逻辑芯片对所述一致性处理后的所述数据进行逻辑处理，得到处理后数据，并将所述处理后数据存储至所述存储阵列的对应位置。

可选地，所述存储架构还包括内存控制器，所述内存控制器设置于所述存储阵列中，所述一致性链路接口用于接收所述终端发送的数据，对所述数据进行一致性处理并将一致性处理后的所述数据传输至所述逻辑芯片，所述逻辑芯片对一致性处理后的所述数据进行逻辑处理，得到处理后数据，并将所述处理后数据传输至所述内存控制器，所述内存控制器将所述处理后数据存储至所述存储阵列的对应位置。

可选地，所述逻辑芯片还设置有第二凹槽，所述存储架构还包括路由接口，所述路由接口设置于所述第二凹槽中，所述路由接口、所述逻辑芯片、所述一致性链路接口共面设置，且所述路由接口位于所述逻辑芯片与所述一致性链路接口之间，所述路由接口用于连接所述逻辑芯片与所述一致性链路接口，一致性处理后的所述数据通过所述路由接口传输至所述逻辑芯片。

可选地，所述第一凹槽位于所述逻辑芯片中间，且沿第一方向贯穿所述逻辑芯片，以将所述逻辑芯片分成间隔的两个逻辑子芯片，所述第一方向垂直于所述逻辑芯片与所述存储阵列的排列方向。

可选地，所述逻辑芯片包括9个等分的区域，所述第一凹槽设置在所述逻辑芯片的位于中心的所述区域中，所述逻辑芯片由8个逻辑子芯片构成，所述逻辑子芯片一一对应地位于其他的所述区域中。