[发明专利]FPGA电路TILE层级连接检查方法、装置、电子设备及存储介质

说明书

本发明提供了一种FPGA电路TILE层级连接检查方法、装置、电子设备及计算机可读存储介质。本发明提供的FPGA电路TILE层级连接检查方法，包括：获取TILE层级TILE BMA模型中各功能模块及CRAM单元之间的连接关系，根据该连接关系，生成第一连接检查断言文件；获取TILE层级TILE NETLIST网表中各功能模块及CRAM单元之间的连接关系，根据该连接关系，生成第二连接检查断言文件；利用所述第一连接检查断言文件先后检查所述TILE BMA模型与所述TILE NETLIST网表的连接是否正确，利用所述第二连接检查断言文件先后检查所述TILE NETLIST网表与所述TILE BMA模型的是否正确。本发明的FPGA电路TILE层级连接检查方法，提高了TILE层级验证效率。

技术领域

本发明涉及FPGA电路检查技术领域，尤其涉及一种FPGA电路TILE层级连接检查方法、装置、电子设备及计算机可读存储介质。

背景技术

FPGA(Field-Programmable GateArray)芯片在通信、安防、工业等领域有着举足轻重的作用，随着工艺水平的逐步提升，FPGA芯片的规模不断扩大、性能不断提升，同时验证工作量也随之增加。如何有效地提升大规模FPGA电路的验证效率，已经成为重要课题。

FPGA电路规模的扩大，意味着模块的数量、电路网表的规模、连接的复杂度的增加，而TILE层级作为FPGA电路验证层次之一，编写断言检查文件用于连接检查趋于消耗更多时间，与此同时，TILE BMA(BehaviorMicro-Architecture)模型与TILE NETLIST网表的连接检查相互独立进行，存在一定的重复和冗余，使得TILE层级验证效率较低。

发明内容

本发明的目的在于提供一种FPGA电路TILE层级连接检查方法、装置、电子设备及计算机可读存储介质，以解决现有技术中TILE层级验证效率较低的技术问题。

本发明的技术方案如下，提供了一种FPGA电路TILE层级连接检查方法，包括：

获取TILE层级TILE BMA模型中各功能模块及CRAM单元之间的连接关系，根据该连接关系，生成第一连接检查断言文件；

获取TILE层级TILE NETLIST网表中各功能模块及CRAM单元之间的连接关系，根据该连接关系，生成第二连接检查断言文件；

利用所述第一连接检查断言文件先后检查所述TILE BMA模型与所述TILENETLIST网表的连接是否正确，利用所述第二连接检查断言文件先后检查所述TILENETLIST网表与所述TILE BMA模型的是否正确。

进一步地，所述FPGA电路TILE层级连接检查方法，所述获取TILE层级TILE BMA模型中各功能模块及CRAM单元之间的连接关系，包括：

获取TILE层级TILE BMA模型中各功能模块及CRAM单元的端口连接的线名，根据所述端口连接线名获取各功能模块及CRAM单元之间的连接关系。

进一步地，根据所述端口连接线名获取各功能模块及CRAM单元之间的连接关系，包括：

若两个功能模块的的端口连接线名一致，则该两个功能模块相连接，以此获取各功能模块及CRAM单元之间的连接关系。

进一步地，根据所述端口连接线名获取各功能模块及CRAM单元之间的连接关系，还包括：

若一个功能模块与一个CRAM单元的端口连接线名一致，则该功能模块与该CRAM单元连接，以此获取各功能模块及CRAM单元之间的连接关系。