[发明专利]一种基于融合逻辑的具有多层优先级的静态RS触发器

说明书

数字电路作为集成电路的基石，以其逻辑的严密性、可靠性成就了高可靠的逻辑运算，极大的扩展了人类意识的边界，先进的逻辑运算单元已经成为开启AI时代的钥匙。数字系统具有良好的稳健性，能实现各种复杂且精妙的运算，可是，标准的数字设计流程对诸如，电源、数据转换器等数模混合系统显得力不从心。这些系统可能没有时钟，需要通过延迟或者状态触发自定时逻辑事件，产生异步时钟，并在异步时钟的各个阶段完成不同的工作的调度，异步时序系统有不同于时序逻辑的一系列可靠性问题。本发明提出一种基于融合逻辑的具有多层优先级的静态RS触发器，在常规的置位、复位基础上创新的增加一组高优先级的置位、复位功能和低优先级使能功能，有助于处理复杂时序之间的优先级问题，大幅提高可靠性，借助融合逻辑，又具有很高的器件使用效率。

技术领域

本发明提出一种基于融合逻辑的具有多层优先级的静态RS触发器，在常规的置位、复位基础上创新的增加一组高优先级的置位、复位功能和低优先级使能功能，有助于处理复杂异步时序之间的优先级问题，大幅提高可靠性，借助融合逻辑，又具有很高的器件使用效。

背景技术

数字电路作为集成电路的基石，一直备受重视，得到了长足的发展。数字电路以其逻辑的严密性、可靠性使得高可靠的逻辑运算成为可能，极大的扩展了人类意识的边界，先进的逻辑运算单元已经成为开启AI时代的钥匙。数字集成电路设计具有一系列标准单元和工具，更有FPGA、CPLD等可编程逻辑器件，基于这些资源设计的数字系统具有良好的稳健性，能实现各种复杂且精妙的运算，且能在制程的进步中获得巨大收益。任何完美的事物总包含一些缺点，作为半导体产业的宠儿的数字集成电路也不例外，标准的数字设计流程对诸如，电源、数据转换器等数模混合系统显得力不从心。这些系统可能没有时钟，需要通过延迟或者状态触发自定时逻辑事件，产生异步时钟，并在异步时钟的各个阶段完成不同的工作的调度，异步时序系统有不同于时序逻辑的一系列可靠性问题。

这类电路往往需要定制人工数字逻辑来实现，标准工具的缺乏，需花费大量的时间和精力考究其功能性与可靠性问题，更高的要求还涉及逻辑器件的使用效率和结构的强壮性。定制数字电路设计会使用到大量存储器，其中RS触发只需8个开关器件就可实现，以其功能明确、结构简单的优点倍受青睐，但RS触发器作为电平触发存储单元，置位、复位功能同时用于自定时逻辑会有亚稳态和复位风险。更加复杂的功能还需要配合一定的基本逻辑单元才可实现，比如JK触发器，往往逻辑效率并不高，占用大量版图面积。

发明内容

本发明为一种基于融合逻辑的具有多层优先级的静态RS触发器，采用两个三级融合静态逻辑门高效的实现目标逻辑功能。本发明的静态RS触发器的引脚框图如图1左，除了标准的输出端(Q、QN)，一组低优先级置位、复位端(S、R)外，还包含一组高优先级置位、复位输入端(SN、RN)和一个中优先级的低优先级置位、复位的使能端(EN)。

本发明的逻辑结构分为三个层次，三个层次分别对应不同功能的优先级，逻辑框图如图1右所示。第一个层次是普通置位、复位功能，为高电平有效，低电平无动作，对应图中的S、R引脚；第二个层次是输入使能，优先级高于普通置位、复位功能，为高电平有效，低电平屏蔽普通的置位和复位功能，对应图中的EN引脚；第三个层次是高优先级置位、复位功能，在正反馈内部直接修改输出，优先级最高，高于普通置位、复位和使能端，低电平有效，高电平无效，对应图中的SN、RN引脚。

逻辑信号的动作波形如图3所示，其中电平波动表示信号电平在该区间一直变化，用来表征信号优先级，梯形的底表示默认无效电平极性，梯形的顶表示有效电平极性。信号的优先级在图中一目了然，但不包含亚稳态特征，原则上任意一对置位、复位受限正反馈竞争，不可同时无效，但本发明有两套不同优先级的置位、复位功能，可以很大程度避免亚稳态和复位问题。