[发明专利]核中的存储器带宽控制

说明书

本申请公开了核中的存储器带宽控制。描述了用于在核中控制带宽的技术。示例性核包括：在该核本地的、逐线程的存储器带宽监视器，每个线程的本地带宽监视器至少用于根据服务质量(QoS)型号专用寄存器(MSR)的字段中所存储的服务类级别来为源自线程的存储器请求分配带宽，由平台服务质量MSR中的服务类字段指向服务类级别；以及执行资源，该执行资源用于支持核的至少一个线程的执行。

技术领域

本发明的领域总体上涉及计算机架构，并且更具体地涉及分配共享资源。

背景技术

多核处理器中的处理器核可使用共享系统资源，诸如，高速缓存(例如， 末级高速缓存或LLC)、系统存储器、输入/输出(I/O)设备和互连。提供给 应用的服务的质量会由于对这些或其他共享资源的争用而降级和/或不可预测。

一些处理器包括诸如来自英特尔公司的资源调配技术(RDT)之类的技术， 这些技术实现对诸如LLC和存储器带宽之类的共享资源如何正由在处理器上 执行的不同应用使用的可见性和/或对其控制。例如，此类技术可提供用于向不 同的应用分配不同的资源量和/或监视资源使用并临时地阻止由超出配额的低 优先级应用对资源的访问的系统软件。

附图说明

将参考附图来描述根据本公开的各实施例，在附图中：

图1图示出其中支持逐线程存储器带宽的系统的框图。

图2图示出IA32_PQR_ASSOC MSR和IA32_Qos_Core_BW_Thrtl_N MSR 的实施例。

图3图示出软件披露的MSR到微架构资源的映射的示例。

图4图示出涉及改变核中的存储器带宽的示例性方法流程。

图5图示示例性系统的实施例。

图6图示可具有多于一个的核、可具有集成存储器控制器、并且可具有集 成图形器件的处理器600的实施例的框图。

图7(A)是图示根据本发明的实施例的示例性有序流水线和示例性的寄 存器重命名的乱序发布/执行流水线两者的框图；

图7(B)是图示根据本发明的各实施例的要包括在处理器中的有序架构 核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。

图8图示(多个)执行单元电路的实施例，诸如图7(B)的(多个)执 行单元电路762。

图9是根据一些实施例的寄存器架构900的框图。

图10图示指令格式的实施例。

图11图示寻址字段1005的实施例。

图12图示第一前缀1001(A)的实施例。

图13(A)-图13(D)图示如何使用第一前缀1001(A)的R、X和B字段的实 施例。

图14(A)-图14(B)图示第二前缀1001(B)的实施例。

图15图示第三前缀1001(C)的实施例。

图16图示根据本发明的实施例的、对照使用软件指令转换器将源指令集 中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

本公开涉及用于调整核的存储器带宽的方法、装置、系统和非暂态计算机 可读存储介质。

在下列描述中，阐述了众多特定细节。然而，应当理解，实施例可在不具 有这些特定细节的情况下实施。在其他实例中，未详细示出公知的电路、结构 和技术，以免使对本描述的理解模糊。