[发明专利]一种基于PCIe的多核异构同步系统及方法

说明书

一种基于PCIe的多核异构同步系统，包括，PCIe RC端和PCIe EP端，所述PCIe RC端，其将待运算数据和第一中断事务层数据包通过PCIe总线发送给所述PCIe EP端，并等待接收所述PCIe EP端发送的第二中断事务层数据包；所述PCIe EP端，其将收到的待运算数据进行存储，并根据所述第一中断事务层数据包，对待运算数据进行运算；运算结束，向所述PCIe RC端发送第二中断事务层数据包。本发明还提供一种基于PCIe的多核异构同步方法，实现了RC端CPU核向EP端核心发送同步信号。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种基于PCIe的多核异构同步系统及方法。

背景技术

在系统应用不断复杂化的今天，单颗芯片很难满足整个系统的功能。异构系统成为了一种流行的解决方案，不同的芯片拥有自己的功能，然后被耦合到整个系统中。异构系统的实现对芯片互联总线提出了极高的要求，主要表现为：带宽，实时性（延时），功耗以及易于实现。

异构系统通常包含如下独立的芯片模块来支持：控制，计算，存储，数据收集等功能。在这些芯片之间形成了数据流，而且这些芯片内的CPU/AI/GPU等核心需要一些同步机制，才能实现这些数据流的控制。多核心之间的同步即使是在芯片内实现都已经是极具挑战的问题之一。多芯片之间实现核心同步自然引入了更多的挑战。

PCIe是一种典型的芯片互联总线，从PCI总线演变而来。目前PCIe已经演进至PCIe6.0，支持单条Lane 64Gbps的速率，大大满足了如今人工智能，自动驾驶，高性能计算系统带来的需求。PCIe提供的Producer/Consumer model，很好的解决了数据流控制，核心进程同步的问题。

考虑到PCIe系统的生态，目前基于PCIe总线实现的异构互联系统已经是业界主流，然而，在具体同步机制实现方案上，各芯片厂商没有统一的机制，这样造成了不同产商芯片互联实现的困难。

中断机制很好的提供了一种多核（Multi-Core）同步机制。同时PCIe本身提供的中断机制是通过PCIe总线和正常数据读写共享总线带宽，不需要额外引入其他硬件。中断包（MSI packet）和数据读写packet遵守PCIe 序列（ordering）规则。这样子保证了中断与数据读写之间的顺序不会被重新排序（reorder）。但是PCIe协议规范只提供了从EP（Endpoint终端模式）端往RC（Root Complex 根联合体模式）端发送中断的机制，允许EP端向RC端发送MSI中断，但是不允许RC端向EP端发送MSI中断，所以RC端CPU核无法向EP端核心发送同步信号(例如MSI中断)。

发明内容

为了解决现有技术的缺陷，本发明的目的在于提供一种基于PCIe的多核异构同步系统及方法，通过提供EP端检测特定的BAR（Base Address Register，基地址寄存器）空间地址并解析成MSI中断信号，实现了RC端向EP端发送同步信号。

为了实现上述目的，本发明提供的基于PCIe的多核异构同步系统，包括，PCIe RC端和PCIe EP端，其特征在于，

所述PCIe RC端，其将待运算数据和第一中断事务层数据包通过PCIe总线发送给所述PCIe EP端，并等待接收所述PCIe EP端发送的第二中断事务层数据包；

所述PCIe EP端，其将收到的待运算数据进行存储，并根据所述第一中断事务层数据包，对待运算数据进行运算；运算结束，向所述PCIe RC端发送第二中断事务层数据包。

进一步地，所述PCIe RC端，还包括，CPU处理器、PCIe RC控制器，以及中断处理器，其中，

所述CPU处理器，将待运算数据和第一中断事务层数据包通过所述PCIe RC控制器发送给所述PCIe EP端，并等待接收所述中断处理器的中断请求；

所述PCIe RC控制器，用于控制向所述PCIe EP端发送待运算数据和中断事务层数据包；