[发明专利]一种基于PCIe的多核异构同步系统及方法

权利要求书

1. 一种基于PCIe的多核异构同步系统，包括，PCIe RC端和PCIe EP端，其特征在于，

所述PCIe RC端，其将待运算数据和第一中断事务层数据包通过PCIe总线发送给所述PCIe EP端，并等待接收所述PCIe EP端发送的第二中断事务层数据包；

所述PCIe EP端，其将收到的待运算数据进行存储，并根据所述第一中断事务层数据包，对待运算数据进行运算；运算结束，向所述PCIe RC端发送第二中断事务层数据包。

2.根据权利要求1所述的基于PCIe的多核异构同步系统，其特征在于，所述PCIe RC端，还包括，CPU处理器、PCIe RC控制器，以及中断处理器，其中，

所述CPU处理器，将待运算数据和第一中断事务层数据包通过所述PCIe RC控制器发送给所述PCIe EP端，并等待接收所述中断处理器的中断请求；

所述PCIe RC控制器，用于控制向所述PCIe EP端发送待运算数据和中断事务层数据包；

所述中断处理器，其接收来自所述PCIe EP端的第二中断事务层数据包，并生成中断请求发送给所述CPU处理器，通知所述CPU处理器运算完成。

3.根据权利要求1所述的基于PCIe的多核异构同步系统，其特征在于，所述PCIe EP端，还包括，PCIe EP控制器、运算处理器、DDR存储控制器，以及DRAM存储器，其中，

所述PCIe EP控制器，其接收所述PCIe RC端发送的待运算数据，并通过所述DDR存储控制器将其发送给所述DRAM存储器存储；接收所述PCIe RC端发送的第一中断事务层数据包，并进行检测，生成中断信号发送给所述运算处理器；接收所述运算处理器发送的运算结束信息后，生成第二中断事务层数据包发送给所述PCIe RC端；

所述运算处理器，其接收所述PCIe EP控制器发送的中断信号，通过所述DDR存储控制器读取所述DRAM存储器中的待运算数据进行运算；运算结束，将运算结束信息发送给所述PCIe EP控制器。

4.根据权利要求3所述的基于PCIe的多核异构同步系统，其特征在于，所述运算处理器，采用GPU或AI处理器。

5.根据权利要求3所述的基于PCIe的多核异构同步系统，其特征在于，所述PCIe EP控制器，检测指定的寄存器地址，将第一中断事务层数据包解析为中断信号发送给所述运算处理器。

6.一种基于PCIe的多核异构同步方法，包括以下步骤：

PCIe RC端将待运算数据和第一中断事务层数据包发送给PCIe EP端；

PCIe EP端接收并存储所述待运算数据；

PCIe EP端对所述第一中断事务层数据包进行解析，生成中断信号发送给运算处理器；

PCIe EP端对待运算数据进行运算，运算结束将第二中断事务层数据包发送给PCIe RC端；

PCIe RC端接收PCIe EP端发送到第二中断事务层数据包，运算结束。

7.根据权利要求6所述的基于PCIe的多核异构同步方法，其特征在于，所述PCIe RC端将待运算数据和第一中断事务层数据包发送给PCIe EP端的步骤，还包括，

CPU处理器通过PCIe CR控制器将待运算数据和第一中断事务层数据包发送给PCIe EP端。

8.根据权利要求6所述的基于PCIe的多核异构同步方法，其特征在于，所述PCIe EP端接收并存储所述待运算数据的步骤，还包括，

PCIe EP控制器将接收的待运算数据，通过DDR存储控制器发送给DRAM存储器存储。

9.根据权利要求6所述的基于PCIe的多核异构同步方法，其特征在于，所述PCIe EP端对所述第一中断事务层数据包进行解析，生成中断信号发送给运算处理器的步骤，还包括，

PCIe EP控制器对所述第一中断事务层数据包进行解析，生成中断信号发送给运算处理器。