[发明专利]存储器接口上的数据加扰技术

说明书

各种实施例包括相对于现有存储器设备更快速地从写入错误和读取错误中恢复的存储器设备。某些模式的写入数据和读取数据可能会导致存储器控制器和存储器设备之间的存储器接口上的信号质量不佳。所公开的存储器设备与存储器控制器同步，在将数据传输到存储器控制器之前对读取数据进行加扰，并对从存储器控制器接收的数据进行解扰。即使对于相同的读取数据或写入数据，加扰和解扰也会导致存储器接口上的不同模式。因此，当写入操作或读取操作失败，并且重放操作时，重放操作时在存储器接口上传输的模式是不同的。结果，存储器设备更容易从导致存储器接口上信号质量差的数据模式中恢复。

相关申请的交叉引用

本申请要求于2021年2月2日提交且序列号为63/144,971的题为“将命令传输到DRAM的技术(TECHNIQUES FOR TRANSFERRING COMMANDS TO A DRAM)”的美国临时专利申请的优先权。本申请进一步要求于2021年2月23日提交且序列号为63/152,814的题为“存储器接口上的数据加扰(DATA SCRAMBLING ON A MEMORY INTERFACE)”的美国临时专利申请的优先权。本申请进一步要求于2021年2月23日提交且序列号为63/152,817的题为“DRAM命令接口训练(DRAM COMMAND INTERFACE TRAINING)”的美国临时专利申请的优先权。本申请进一步要求于2021年4月26日提交且序列号为63/179,954的题为“DRAM写入训练(DRAM WRITETRAINING)”的美国临时专利申请的优先权。这些相关申请的主题在此通过引用并入本文。

技术领域

各种实施例通常涉及计算机存储器设备，并且更具体地涉及用于在存储器接口上进行数据加扰的技术。

背景技术

除其他事项之外，计算机系统通常包括一个或更多个处理单元，例如中央处理单元(CPU)和/或图形处理单元(GPU)，以及一个或更多个存储器系统。一种类型的存储系统称为系统存储器，它可供一个或更多个CPU和一个或更多个GPU访问。另一种类型的存储器系统是图形存储器，通常只能由一个或更多个GPU访问。这些存储器系统包括多个存储器设备。在系统存储器和/或图形存储器中采用的一种示例存储器设备是同步动态随机存取存储器(SDRAM，或者更简洁地，DRAM)。

传统上，高速DRAM存储器设备采用多个接口。接口包括用于将命令和/或存储器地址传送到DRAM的命令地址接口。这样的命令包括发起写入操作的命令、发起读取操作的命令等。接口还包括用于向和从DRAM传输数据的数据接口，例如在写入操作和读取操作期间。一个或更多个存储器控制器提供接口来代表在CPU和/或GPU上执行的存储器客户端执行写入操作、读取操作和其他DRAM命令。

随着DRAM存储器设备速度的提高，写入操作和读取操作对可能影响传输到DRAM和从DRAM接收的信号质量的现象变得越来越敏感。例如，较差的信号质量增加了写入到DRAM和/或从DRAM读取的数据具有一个或更多个位错误的可能性。用于检测和/或纠正此类错误的一种技术是基于信号源处的数据生成单独的循环冗余校验(CRC)码，并对照信号目的地处的数据来校验CRC码。在检测到CRC错误时，存储器控制器启动重放操作，其中错误数据再次写入存储器或从存储器读取。因为信号质量通常随时间变化，所以即使原始操作导致错误，重放操作也可能成功。

这种在DRAM写入操作和读取操作期间解决位错误的技术的一个缺点是某些错误不容易通过重放操作解决。高速DRAM接口上的一种特殊错误来源是数据相关抖动。数据相关抖动可能由符号间干扰引起，其中在接口上传输的一个符号或一组数据会干扰在同一接口上传输的后续符号。数据相关抖动还可由串扰引起，其中在接口的一个信号路径上传输的数据干扰在接口的其他附近信号路径上传输的数据。由于这些类型的干扰是数据相关的，因此在后续的重放操作中，由数据相关的抖动引起的错误可能会再次出现。对于一些病态数据模式，由于与数据模式相关联的重复错误，存储器控制器可能启动一系列不成功的重放操作。此类重复错误可能会导致DRAM性能降低、写入操作和/或读取操作的延迟增加，或者在极端情况下会导致系统故障。