[发明专利]一种自举开关电路

权利要求书

1.一种自举开关电路，用于模拟转换器的输入电路，其特征在于，包括：与时钟(CLK)连接的预充电时钟控制电路(10)以及与所述预充电时钟控制电路(10)连接的自举电压生成电路(20)，其中

所述预充电时钟控制电路(10)用于产生预充电信号、保持信号以及跟随信号；以及

所述自举电压生成电路(20)用于实现电压的倍增，并且仅包括一个自举电容(C_boot)。

2.根据权利要求1所述的自举开关电路，其特征在于，所述预充电时钟控制电路(10)包括：延时单元(DELAY)、预充电信号产生电路(110)、保持信号产生电路(120)以及跟随信号产生电路(130)，其中

所述延时单元(DELAY)的输入端与所述时钟(CLK)连接。

3.根据权利要求2所述的自举开关电路，其特征在于，所述预充电信号产生电路(110)包括：第一反相器(INV1)、第一与门(AND1)以及第二反相器(INV2)，其中

所述第一反相器(INV1)的输入端与所述延时单元(DELAY)的输出端连接；

所述第一与门(AND1)的两个输入端分别与所述延时单元(DELAY)的输出端和所述第一反相器(INV1)的输出端连接；以及

所述第二反相器(INV2)的输入端与所述第一与门(AND1)的输出端连接，并且所述第二反相器(INV2)的输出端与所述自举电压生成电路(20)连接。

4.根据权利要求3所述的自举开关电路，其特征在于，所述保持信号产生电路(120)包括：第二与门(AND2)，其中

所述第二与门(AND2)的两个输入端分别与所述延时单元(DELAY)的输入端和输出端连接，并且所述第二与门(AND2)的输出端与所述自举电压生成电路(20)连接。

5.根据权利要求4所述的自举开关电路，其特征在于，所述跟随信号产生电路(130)包括：第三反相器(INV3)，其中

所述第三反相器(INV3)的输入端与所述延时单元(DELAY)的输入端连接，并且所述第三反相器(INV3)的输出端与所述自举电压生成电路(20)连接。

6.根据权利要求5所述的自举开关电路，其特征在于，所述自举电压生成电路(20)由所述自举电容(C_boot)、第一晶体管(M₁)、第二晶体管(M₂)、第三晶体管(M₃)、第四晶体管(M₄)、第五晶体管(M₅)、第六晶体管(M₆)、第七晶体管(M₇)、第八晶体管(M₈)、第九晶体管(M₉)、第十晶体管(M₁₀)、第十一晶体管(M₁₁)、第十二晶体管(M₁₂)、第十三晶体管(M₁₃)、第十四晶体管(M₁₄)、第十五晶体管(M₁₅)以及负载电容(C_load)组成，其中，

所述第四晶体管(M₄)、所述第五晶体管(M₅)、所述第八晶体管(M₈)、所述第十晶体管(M₁₀)、所述第十一晶体管(M₁₁)、所述第十四晶体管(M₁₄)以及所述第十五晶体管(M₁₅)为PMOS晶体管；以及

所述第一晶体管(M₁)、所述第二晶体管(M₂)、所述第三晶体管(M₃)、所述第六晶体管(M₆)、所述第七晶体管(M₇)、所述第九晶体管(M₉)、所述第十二晶体管(M₁₂)以及所述第十三晶体管(M₁₃)为NMOS晶体管。

7.根据权利要求6所述的自举开关电路，其特征在于，所述第一晶体管(M₁)的漏极接所述第二晶体管(M₂)的源极和信号输入端(Vin)，源极接所述第三晶体管(M₃)的漏极、所述第九晶体管(M₉)的源极和所述自举电容(C_boot)的下极板，栅极接所述第五晶体管(M₅)的栅极、所述第十一晶体管(M₁₁)的源极、所述第十五晶体管(M₁₅)的漏极、所述第二晶体管(M₂)的栅极和所述第七晶体管(M₇)的漏极；

所述第二晶体管(M₂)漏极接所述负载电容(C_load)到地；

所述第三晶体管(M₃)栅极接所述第六晶体管(M₆)的栅极和所述第三反相器(INV₃)的输出端，源极接所述第十三晶体管(M₁₃)的源极和所述第六晶体管(M₆)源极和地；

所述第四晶体管(M₄)的栅极接所述第二与门(AND2)的输出端；

所述第五晶体管(M₅)的漏极接所述第四晶体管(M₄)的漏极；

所述第六晶体管(M₆)的漏极接所述第七晶体管(M₇)的源极；

所述第八晶体管(M₈)源极接电源(VDD)、所述第四晶体管(M₄)和所述第十晶体管(M₁₀)的源极以及所述第七晶体管(M₇)和所述第十二晶体管(M₁₂)的栅极，栅极接所述第二与门(AND2)的输出端；

所述第九晶体管(M₉)漏极接所述第十四晶体管(M₁₄)和所述第十五晶体管(M₁₅)的栅极以及所述第八晶体管(M₈)的漏极，栅极接所述第二与门(AND2)的输出端、所述第八晶体管(M₈)和所述第四晶体管(M₄)的栅极；

所述第十晶体管(M₁₀)的栅极接所述第二反相器(INV2)的输出端；

所述第十一晶体管(M₁₁)的漏极接所述第十晶体管(M₁₀)的漏极；

所述第十三晶体管(M₁₃)的栅极接所述第一与门(AND1)的输出端；

所述第十四晶体管(M₁₄)漏极接所述第十一晶体管(M₁₁)的栅极和所述第十二晶体管(M₁₂)的漏极；以及

所述自举电容(C_boot)的上极板接所述第五晶体管(M₅)、所述第十四晶体管(M₁₄)和所述第十五晶体管(M₁₅)的源极。