[发明专利]一种基于极性加固技术的12T抗辐照SRAM存储单元

说明书

本发明公开了一种基于极性加固技术的12T抗辐照SRAM存储单元，包括4个NMOS晶体管和8个PMOS晶体管；内部存储节点I2和I3由P2和P3交叉耦合，外部存储节点I1和I4由N1和N2交叉耦合；P1和P4作为上拉管，P1和P4对I2和I3进行加固，I2和I3全部由PMOS晶体管包围，这构成了极性加固结构；I2通过P7连接到第BLB，I3通过P8连接到BL，I1通过N3连接到BL，I4通过N4连接到BLB，N3和N4由WL控制，P7和P8由WWL控制。本发明能够提高SRAM存储单元的抗单粒子翻转能力，而且可以在牺牲较小单元面积的情况下大幅提高SRAM存储单元写速度，降低了SRAM存储单元的功耗。

技术领域

本发明涉及SRAM(Static Random Access Memory，中文为静态随机存储器)技术领域，尤其涉及一种基于极性加固技术的12T(12T是指12个CMOS管)抗辐照SRAM存储单元，它是一种可以提高存储单元写速度和提高单元抗单粒子翻转(Single Event Upset，SEU)能力的单元电路结构，以下简称RHMC-12T。

背景技术

随着集成电路产业的快速发展，静态随机存储器已经成为高性能集成电路(IC)的关键组成部分。在航天电子设备中，集成电路芯片几乎是不可缺少的部件，而航天电子设备往往处于空间辐射环境中，一旦来自宇宙射线的高能粒子撞击存储单元的一个敏感节点，偶尔就会造成暂时的单粒子翻转(SEU)。同时，SRAM单元的存储节点电容随着总面积的减小而减小，而电源电压随着技术发展而降低，这减少了存储节点的电荷，因此高能粒子(高能量粒子(如中子)存在于宇宙射线和射线粒子中)的影响容易导致SEU的混乱。当高能粒子穿过硅基板时，会产生少数载流子(电子和空穴对)，这些载流子在源极或漏极扩散处被收集和积累，在敏感节点处产生电压瞬变。如果累积的电量大于敏感节点上的电量，则会改变敏感存储节点上的数据。

为解决SRAM单元的SEU的影响，提高存储单元抗SEU的能力，现有技术中主要包括以下几种方案：

(1)如图1所示的电路是Shah M.Jahinuzzamandeng和David J.Rennie在2009年提出的一种Soft Error Tolerant 10T SRAM BitCell(QUATRO 10T)电路，它由四个PMOS晶体管和六个NMOS晶体管构成，其中有两个NOMS晶体管作为传输晶体管；该电路的写能力较差，写延迟较高，在高频下写失败率较大。

(2)如图2所示的电路是基本的6T SRAM存储单元，它由两个PMOS晶体管和四个NMOS晶体管构成；该存储单元所使用的晶体管数量最少，因此具有最小的面积，但该电路不具备任何的抗单节点翻转的能力。

(3)如图3所示的电路是Soumitra Pal在2021年提出的一种soft-error-aware-14T(SEA14T)电路，它是由六个PMOS晶体管和八个NMOS晶体管组成，其中两个NMOS晶体管作为传输晶体管；它虽具有较好的抗SEU能力，但电路消耗的面积较大且写数据延迟较高。

(4)如图4所示的电路是Aibin Yan在2019年提出的Quadruple Cross-CoupledMemory(QCCM12T)电路，它使用四个存取晶体管，具有较低的读写存取时间，能较好的容忍单节点翻转和少数双节点对翻转，但该电路具有较大的静态功耗。

(5)如图5所示的电路是Soumitra Pal在2021年提出的一种soft-errorresilient read decoupled 12T(SRRD12T)电路，它是由八个PMOS晶体管和四个NMOS晶体管组成的，其中两个NMOS晶体管和两个PMOS晶体管作为传输晶体管，它虽然具有较低的写延迟，但其读延迟较高。

有鉴于此，特提出本发明。

发明内容